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2025年夺回制程一哥宝座,英特尔底气何在?

2021/07/29
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这两天被英特尔制程工艺改名的消息刷屏,其中不乏一些乌龙,将最新节点直接与“nm”级别对号入座;甚至有些调侃,说这是“改名式工艺升级”……总之,这一消息激起业界无数波澜。

英特尔引入全新的制程命名体系,这事并不是“改名”这么简单。背后有两大逻辑值得关注:

一是在可预见的摩尔定律趋于物理极限的未来,在全球对芯片抱有持续不断旺盛需求的时期,英特尔作为半导体一哥,如何看待下一步的工艺路线、技术演进以及行业竞争。

二是与英特尔自身战略相关,现任CEO帕特·基辛格今年回归英特尔以来,对其IDM(集成设备制造商)模式进行了大刀阔斧的革新,宣布进入IDM 2.0时代,而这其中一个最重大的改变就是——重返代工。这就意味着,英特尔的工艺升级路线不再是给内部的指引,面向的是全行业的目标客户,英特尔必须给这些潜在客户一个清晰的方向和指引性的框架,以便他们进一步做出投产决策。因此我们看到,英特尔此次宣布的制程工艺和封装技术路线图,时间节点、代际性能提升幅度都非常清晰,堪称英特尔史上最详细的制程技术路线图。

7月27日上午,在帕特·基辛格发表全球演讲后的4个小时,笔者及其他几家媒体在英特尔中国办公室,与英特尔研究院副总裁、英特尔中国研究院院长宋继强,就这份最新的路线图进行了深入的交流,以下一一解读。

令人困惑的制程节点命名方式

先来厘清一下制程工艺命名的含义,这越来越成为一个令人困惑的问题。

微处理器是由数以十亿计的以特定方式连接起来的晶体管组成的。这些晶体管充当了“开关”的角色,负责处理电子数据的1和0。晶体管顶部有一个区域叫栅极,它决定了晶体管是开启还是关闭。“制程节点”指代的是制造晶体管所需的数千个步骤的复杂方案,目标是让它们变得更小、更快、更便宜、更高能效——而所有这些优化导向的是更强大的芯片。

最初,制程工艺“节点”的名称与晶体管的栅极长度相对应,并以微米为度量单位。随着晶体管越变越小,栅极的长度越来越微缩,业界开始以纳米为度量单位。1997年,随着技术的不断进步,再加上应变硅(strained silicon)等其他创新技术的出现,除了缩小晶体管外,让它们更快、更便宜和更高能效也变得同样重要。从这时开始,传统命名方法不再与实际的晶体管的栅极长度相匹配。

2011年,英特尔推出FinFET技术,这是一种构建晶体管的全新方式,具有独特的形状和结构之后,行业从此进一步走向分化。如今,整个行业,包括英特尔在内,在使用着各不相同的制程节点命名和编号方案。

于是,就出现了今天这种命名混乱的局面,A家说的5nm,B家说的5nm,其实并没有在一个统一的标准上进行衡量,这些多样的方案既不再指代任何具体的度量方法,也无法全面展现该如何实现能效和性能的最佳平衡。

英特尔新制程命名体系和路线图

当各家在工艺节点命名方式上没有统一的标准时,目前还有两种可行的对比方式:一是从晶体管密度的维度来比较,二是在同样的晶体管密度上去比较每瓦性能指标。

“每瓦性能”——是英特尔此次全新命名体系下主要的推进逻辑,可以看到未来几个主要节点的技术升级,都有较大的每瓦性能的提升。宋继强院长指出,对于未来的半导体产品来说,PPA(performance, power and area;性能、功耗、面积)越来越成为三个非常重要的指标,代表着产品的竞争力,英特尔的最新命名体系正是基于这三个关键参数。

在去年的架构日上,英特尔推出了10nm SuperFin,在原来10nm的基础上提升了15%,实现了单节点内非常大的性能提升。而对于下一代产品,英特尔给了一个大大的问号,只用Intel 10nm Enhanced SuperFin指代。
 

现在,答案正式揭晓——下一个节点Intel 10nm Enhanced SuperFin正式命名为Intel 7。Intel 7之后将推出的是Intel 4和Intel 3(文章开头提到的“乌龙”,是指有些消息直接在Intel 7/4/3后面加了nm,事实并非如此)。Intel 3之后的下一个节点,将被称为Intel 20A。

在20A这个节点上,帕特·基辛格指出,这个命名反映了摩尔定律仍在持续生效。随着越来越接近1nm节点,需要采用更能反映新时代的命名,即在原子水平上制造器件和材料的时代,也就是半导体的埃米时代。用他的话来说,“在穷尽元素周期表之前,摩尔定律都不会失效。”
 

来具体看一下这四个工艺节点的性能提升、关键技术以及量产计划:

Intel 7与上一代10nm SuperFin相比,每瓦性能提升10%-15%。主要的技术创新包括:通过采用更高应变性能和更低电阻的材料让电子更快地通过通道,以新型高密度蚀刻技术和流线型结构实现更好的能耗控制,用更高的金属堆栈改进电能传输,实现布线优化。

Intel 7的出货计划也一同宣布:基于Intel 7的Alder Lake客户端系列将于今年晚些时候推出,随后是面向数据中心的Sapphire Rapids,将于2022年第一季度投产。此外,Ponte Vecchio GPU也将采用Intel 7工艺,于2022年初上市,其中集成了基片(base tiles)和Rambo缓存晶片(Rambo cache tiles)。

Intel 7之后就是Intel 4,可以对齐英特尔原来的7nm节点。与Intel 7相比,Intel 4的每瓦性能提高了约20%。从这个节点开始,英特尔完全采用极紫外光刻(EUV)技术。Intel 4将于2022年下半年投产,2023年出货,产品包括面向客户端的Meteor Lake和面向数据中心的Granite Rapids。

 
Intel 3将在每瓦性能上实现约18%的提升,这是一个比通常的标准全节点改进水平更高的晶体管性能提升。Intel 3实现了更高密度、更高性能的库;提高了内在驱动电流;通过减少通孔电阻,优化了互连金属堆栈;与Intel 4相比,Intel 3将在更多工序中增加EUV的使用。Intel 3将于2023年下半年开始生产相关产品。

到了Intel 20A,正式进入半导体埃米时代,英特尔将推出两大突破性技术——全新的晶体管架构RibbonFET和互联创新PowerVia。Intel 20A将于2024年上半年推出,而这会成为半导体制程技术的又一个分水岭。

2024年赶上台积电/三星,2025年夺回领先地位

从英特尔官宣的路线图来看,2024年会是一个分水岭。这一年,是英特尔制程性能赶上台积电/三星的重要节点,如果成功,它将在2025年重回领先地位。纳米时代错过的辉煌,埃米时代要拿回来。

英特尔具体如何实现呢?

上文提到,在20A这个节点有两项重要创新就是PowerVia和RibbonFET。

传统的互连技术是在晶体管层的顶部进行互联,由此产生的电源线和信号线的互混,导致了布线效率低下的问题,会影响性能和功耗。到20A,英特尔将通过新的工艺,把电源线置于晶体管层的下面,也就是在晶圆的背面。通过消除晶圆正面的电源布线需求,腾出更多的资源用于优化信号布线并减少时延。通过减少下垂和降低干扰,也有助于实现更好的电能传输,便于根据产品需求,对性能、功耗或面积进行优化。这是PowerVia带来的优化升级。

英特尔全球技术开发团队负责人Ann Kelleher透露,过去几年,英特尔一直在完善这一工艺,也希望在更早的制程节点上测试PowerVia,以确保这项技术完全就绪,2024年能够在Intel 20A中全面采用。

Intel 20A还将引入一个全新的晶体管架构RibbonFET,即Gate All Around(GAA)晶体管,这是自2011年英特尔发布FinFET以来的首个全新晶体管架构,提供更快的晶体管开关速度,同时以更小的占用空间实现与多鳍结构相同的驱动电流。事实上,业界对Gate All Around已研发多年,台积电和三星之前宣布的引入GAA的节点分别是2nm和3nm。

英特尔的实现方法是RibbonFET,通过将栅极完全包裹在通道周围,来实现更好的控制,并在所有电压下都能获得更高的驱动电流。这可以加快了晶体管开关速度,最终可打造出更高性能的产品。并且,通过堆叠多个通道(即纳米带),可以实现与多个鳍片相同的驱动电流,但占用的空间更小。对纳米带的部署,使得带的宽度可以被调整,以适应多种应用。根据测试芯片的测量结果,英特尔预计RibbonFET晶体管带来的性能和密度提升,将超过如今的FinFET晶体管。

在20A之后,还有一个没有出现在路线图上的18A节点,也在研发中,预计将于2025年初推出。它将对RibbonFET进行改进,在晶体管性能上实现更进一步的提升。随着RibbonFET和PowerVia的推出和演进,英特尔希望在2025年再度领先业界。

High-NA EUV光刻机是关键一环

英特尔还透露了采用下一代EUV技术的计划,即高数值孔径(High-NA)EUV,它将集成更高精度的透镜和反射镜,提高分辨率,从而在硅片上刻印出更微小的图样。英特尔有望率先获得业界第一台High-NA EUV光刻机,并计划在2025年成为首家在生产中实际采用High-NA EUV的芯片制造商。

对于这款最新的High-NA EUV光刻机,宋继强强调了三点:第一,英特尔和ASML是长期的战略合作伙伴,有信心通过协作努力,来满足技术需求;第二,这款最新的High-NA EUV光刻机,英特尔参与了定义、构建,会拿到第一台机器部署到生产线上;第三,英特尔会是业界第一个部署并大规模生产的制造商,这确保了英特尔能依靠ASML的最新技术,来提供最高水平的生产力。

Ann Kelleher解释说,将EUV投入量产,需要构建一个以该设备为中心的完整的供应链生态,包括光刻胶、掩模生成、蒙版加附、计量检测等,英特尔为构建这个生态系统付出了很大努力。

英特尔子公司IMS是EUV多波束掩模刻写仪的全球主要供应商,这是制作高分辨率掩模的必备工具,而掩模则是实现EUV光刻技术的关键部分。除此之外,与应用材料(Applied Materials)、泛林集团(LAM Research)和东电电子(TEL)在内的设备供应商的合作,都是英特尔实现领先技术路线图的关键。

先进制程和先进封装密不可分

在最新制程路线图发布的同时,英特尔强调了先进封装方面的创新:全向互连 (Foveros Omni)和混合键合互连(Hybrid Bonding,也叫Foveros Direct),这两项技术都将于2023年投入量产。

据了解,Foveros Omni将为模块化设计和裸片到裸片的互连,提供“无限制的灵活性”,这是向晶圆级封装转变的一步。正如其名称“omni”所示,Foveros Omni允许将多个分解的顶片与多个基片集成。顶片和基片都可以基于不同的晶圆制程节点混合搭配。具备了这种灵活性,设计便有了更大的可能性。

混合键合(hybrid bonding)技术也称作Foveros Direct。据了解,Foveros Direct这个名字源于向无焊料、直接铜对铜键合的转变,它可以实现低电阻互连。而这项技术将改变异构集成,真正将封装技术提升至全新水平。

Foveros Direct实现了10微米以下的凸点间距。这使3D堆叠的互连密度提高了一个数量级。由此产生的10,000 IO/mm2的能力,为功能性裸片分区开辟了新的概念,这在以前是无法实现的。例如,可以在一块裸片上进行多级缓存或逻辑堆叠,时延低,且没有功耗损失。

宋继强表示,制程和封装是两个重要的技术路径。如果不谈封装,只看芯片制程,就意味着只能在单芯片的维度去进行提升。但是,通过先进封装的创新,可以向3D方向发展,从而在不增加面积、只增加高度的情况下去提升功能计算密度。

当前,3D封装已成为业界共识。在保证性能的同时,还要降低功耗、提高I/O带宽,这就要比拼封装技术了。他指出,异构封装是发展的必然,因为不可能完全依靠芯片制程技术来达到未来的设备需求。

大力发展代工,满足全球半导体生产的巨大需求

帕特·基辛格上任之初就推行的IDM 2.0由三个关键部分组成:第一,英特尔希望继续在内部完成大部分产品的生产;第二,英特尔希望进一步增强与第三方代工厂的合作,交付出更好的产品;第三,将投资打造世界一流的代工业务,成为代工产能的主要提供商,起于美国和欧洲,以满足全球对半导体生产的巨大需求。

他认为,英特尔发展代工服务(IFS)的优势之一,就是既能提供领先的制程和封装技术创新,又能将既有成熟技术以全新的方式提供给客户。目前AWS、高通已经分别与英特尔合作,AWS将成为第一个使用英特尔代工服务封装解决方案的客户,而高通将会采用Intel 20A制程工艺技术,这是英特尔当前在代工服务领域的重要进展。

此外,还有一个重大的转折点:英特尔10nm晶圆产量,已超出同期生产的14nm晶圆数量。这意味着,英特尔在最新制程上的量产终于超出成熟工艺,完成了新的迭代,这也进一步为其发展代工业务增加了信心。

英特尔正在积极提高晶圆厂的产能,帕特·基辛格透露,预计在今年年底前,将宣布在欧洲和美国进一步的工厂布局,这将是一笔足以支持大型晶圆厂的巨额投资。目前,英特尔在美国亚利桑那州的工厂投资已超过200亿美元;并投资35亿美元,为新墨西哥州的工厂配备先进的封装设备,包括Foveros技术等。

写在最后

作为摩尔定律的提出者和坚定不移的推行者,多年以来,英特尔的升级一直践行着“Tick-Tock战略”,一代工艺升级,一代架构升级,二者轮流交替,两年一个周期。直到在14nm的演进上,英特尔遇到了极大的瓶颈,但是,在命名方式上,英特尔仍在践行着传统的路线,只要是单节点内的升级,就用一个“+”,是的,我们看到了英特尔有一个14+++的节点。

业界一些人士认为,英特尔在命名方式上吃了不少闷亏,“牙膏厂”这一称谓是对一家公司根本性的打击,毕竟过去30多年来,它一直为自己推动尖端制造技术而自豪。

帕特·基辛格显然在一个更高的层面看到了这些问题,一是随着摩尔定律放缓,工艺节点不可避免会在命名上首先陷入“内卷”;二是随着半导体技术本身的演进,未来必然需要制程、架构、封装甚至软件等方面的共同优化。

英特尔这次重新梳理自己的路线图,不再强调数字和纳米之间的关系,只是用数字的递减来代表工艺的前进,并以“每瓦性能”这样直观的数字来告诉业界代际的提升情况。这样一个新的框架体系,对于英特尔全新的IDM模式至关重要。至于它能否在2025年重回制程性能领导地位?我们埃米时代见分晓!

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与非网资深行业分析师。主要关注人工智能、智能消费电子等领域。电子科技领域专业媒体十余载,善于纵深洞悉行业趋势。欢迎交流~