DRAM技术简单科普

以下是关于 DRAM（Dynamic Random Access Memory）技术原理的详细解析，涵盖生产制造、Rank 与 Bank 内部结构、ODT 作用及读写方式和LPDRAM、DDR产品迭代。

一、生产制造技术

1. 制程工艺与核心技术

DRAM 基于互补金属氧化物半导体（CMOS）工艺制造，核心目标是在单位面积内集成更多存储单元并提升性能，关键技术包括：

高深宽比电容（High Aspect Ratio Capacitor）：每个存储单元由 1 个晶体管（T）和 1 个电容（C）组成（1T1C 结构），电容需存储电荷（0/1）。随着制程微缩（如 10nm 以下 FinFET 工艺），电容通过 3D 堆叠（如垂直柱形电容）维持存储容量，避免漏电导致数据丢失。

HKMG（高 k 金属栅极）技术：降低晶体管漏电流，提升存储单元稳定性，尤其在深亚微米制程中至关重要。

3D 堆叠与多芯片封装：通过硅通孔（TSV）或层间键合技术，将多个 DRAM 芯片垂直堆叠或层间堆叠（如 8 层～16 层），形成高容量存储颗粒（如单颗 16GB），典型封装形式为 BGA（球栅阵列）。

2. 关键制造流程

晶圆制造：

i.氧化与光刻：在硅晶圆表面生长二氧化硅层，通过光刻技术定义晶体管和电容结构。

ii.离子注入：掺杂形成晶体管的源极、漏极和栅极。

iii.电容制备：在晶体管上方制造存储电容，采用氮化硅等介电材料提升电容密度。

封装测试：

i.切割与键合：将晶圆切割为裸片（Die），通过金线键合或 Flip Chip 技术连接到基板。

ii.模块集成：在 DIMM（双列直插内存模块）中，多个颗粒（Die）组成 Rank，通过 PCB 走线实现信号互联，最终测试读写速度、功耗和可靠性。

二、DRAM内部结构

1. Rank 的定义与架构

Rank：一组共享数据总线、地址总线和控制总线的 DRAM 颗粒，是内存系统的基本寻址单元。例如，一个 DDR4 DIMM 通常包含 1 个或 2 个 Rank，每个 Rank 由 8 个颗粒（Die）组成（对应 64bit 数据位宽，含 ECC 则为 72bit）。

数据位宽：单个 Rank 的位宽固定（如 64bit），多个 Rank 可并行工作以扩展带宽（如双通道模式）。

2. Bank 分层结构

每个 DRAM 颗粒内部采用多级分层架构以提升访问效率：

Bank Group（BG）：颗粒划分为多个 Bank Group（如 DDR4 通常为 4 个 BG），每个 BG 独立工作，支持并行激活以减少延迟。

Bank：每个 BG 包含多个 Bank（如 8 个 Bank/BG，共 32 个 Bank / 颗粒）。Bank 是独立的存储阵列，可单独激活或预充电。

存储阵列：每个 Bank 由行（Row）和列（Column）组成，行地址通过 RAS（Row Address Strobe）选通，列地址通过 CAS（Column Address Strobe）选通。

3. Prefetch 技术

DRAM 采用8n Prefetch设计（如 DDR4 的 8n Prefetch），即每个时钟周期从存储阵列读取 8 倍于数据总线宽度的数据（如 64bit 总线每次读取 512bit），通过内部缓存（Data Buffer）分 2 次（每个时钟沿传输一次）输出，实现等效数据速率（如 2400MT/s 对应 300MHz 时钟 ×2 倍速率 ×8n Prefetch）。