DECA MAX10开发板试用小结之Qsys

dongyan207

Qsys平台搭建
Qsys是系统集成工具自动生成互联逻辑，连接知识产权(IP)功能和子系统，从而显著节省了时间，减轻了FPGA设计工作量。Qsys是下一代SOPC Builder工具，一种为开发者提供方便，高效使用Altera自带IP和用户自行开发IP的高级别模块化的集成工具，使用Qsys内部模块自动连接功能，可以简化系统设计。Qsys提高了性能，增强了设计重用功能，更迅速的进行验证。通过使用Qsys内部的寄存器搭建简单的总线控制器电路，可以从以下几个步骤开始。
1熟悉Quartus II工程创建；
2.使用Qsys为工程增加设备资源；
3.增加PIN约束，和时序约束；
4.编译工程，加载系统;
5.为设备寄存器编写TCL脚本语言;
连线：将相关模块通过设置节点进行连接。首先所有模块的clk和复位reset需要连接起来。然后片内存储器On-Chip Memory的和master相连。JTAG调试模块jtag_uart和avalon_master相连。系统ID模块sysid_qsys的control_slave和处理器的data_master相连。最终的工程连接图如下所示：

工程原理图

操作步骤
1新建TOP_LEVEL工程文件，选择器件型号：10M50DAF484C6GES;
2在Tools中选择Qsys，并创建Qsys工程文件；
3 添加功能模块
选择Clock Source IP ，连接到FPGA时钟引脚50M；
JTAG TO Avalon Master Bridge通过使用JTAG,使能读写内存映射空间；
On-Chip Memory供用户使用的RAM空间；
PIO，相当于GPIO，可设置成输入输出，当然还要设置位数；