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一直以满足最严苛的摩尔定律而闻名的英特尔真得落后于台积电吗？2020 年 8 月 13 日，英特尔架构日，英特尔公布了全新的 10 纳米 SuperFET 技术和“分解”设计封装技术！这是王者的反击吗？
本文从英特尔和台积电在工艺制程和 3D 封装方面的布局着笔，看看双方的目前现状。
全文超过 13000 字，请慢慢阅读！坚持读到结尾！
一、引言
工艺制程是指集成电路内电路与电路之间的距离。制程工艺的趋势是向密集度愈高的方向发展。密集度愈高的集成电路电路设计，意味着在同样大小面积的集成电路中，可以拥有密度更高、功能更复杂的电路设计。密集度愈高，工艺精细度越高，连接线也越细，芯片的功耗越小。
微电子技术的发展与进步，主要是靠工艺技术的不断改进，使得器件的特征尺寸不断缩小，从而集成度不断提高，功耗降低，器件性能得到提高。芯片制造工艺在 1995 年以后，从 500 纳米（nm）、350 纳米、250 纳米、180 纳米、150 纳米、130 纳米、90 纳米、65 纳米、45 纳米、32 纳米、28 纳米、22 纳米、14 纳米、10 纳米、7 纳米，一直发展到现在的 5 纳米，未来还有 3 纳米、2 纳米制程出现。
当前集成电路的制程工艺乘以 0.714 即可得出下一代集成电路的制程工艺，如 350 纳米*0.714=249.9 纳米≈250 纳米，再比如 7 纳米*0.714=4.998 纳米≈5 纳米。这就是著名的登纳德缩放比例定律（Dennard scaling），该定律源于 1974 年 Robert H. Dennard 参与完成的一篇论文，定律表明，晶体管的尺寸在每一代技术中都缩小了 30%（0.7 倍），因此它们的面积减少了 50%。这意味着电路减少了 30% （0.7 倍）的延迟，因此增加了约 40%（1.4 倍）的工作频率。最后，为了保持电场恒定，电压降低了 30%，能量降低了 65%，功率降低了 50%。因此，在每一代技术中，晶体管密度增加一倍，电路速度提高 40%，功耗保持不变。
全球营收规模最大的半导体公司英特尔（Intel）一直坚持这一准则，提高中央处理器的制造工艺，提高中央处理器工艺制程具有重大的意义。第一，更先进的制造工艺会在中央处理器内部集成更多的晶体管，使中央处理器实现更多的功能和更高的性能；第二更先进的制造工艺会使中央处理器的核心面积进一步减小，也就是说在相同面积的晶圆上可以制造出更多的中央处理器产品，直接降低了中央处理器的产品成本，从而最终会降低中央处理器的销售价格使广大消费者得利；第三，更先进的制造工艺还会减少中央处理器的功耗，从而减少其发热量，解决中央处理器性能提升的障碍。几十年来，先进的制造工艺使中央处理器的性能和功能一直增强，而价格则一直下滑，也使得电脑从以前大多数人可望而不可及的奢侈品，变成了现在所有人的日常消费品和生活必需品。
中央处理器是如此，智能手机中的应用处理器（AP）也是如此，人类日常生活中的集成电路几乎都遵循此一法则。英特尔的创始人之一的戈登·摩尔（Gordon Moore）提出了著名的
摩尔定律：当价格不变时，集成电路上可容纳的元器件的数目，约每隔 18-24 个月便会增加一倍，性能也将提升一倍。换言之，每一美元所能买到的电脑性能，将每隔 18-24 个月翻一倍以上。这一定律揭示了信息技术进步的速度。
然而，随着工艺制程进入 FinFET 以后，一切都发生了改变。
二、FinFET 工艺的发展
FinFET 称为鳍式场效应晶体管（Fin Field-Effect Transistor），是由美籍华人科学家胡正明教授（Dr. Chenming Hu）在 1999 年提出来的。其中的 Fin 在构造上与鱼鳍非常相似，所以称为“鳍式”，FET 的全名是“场效电晶体”。
当时胡正明教授在加州大学领导一个由美国国防部高级研究计划局（DARPA，Defense Advanced Research Projects Agency）出资赞助的研究小组，当时他们的研究目标是 CMOS 技术如何拓展到 25 纳米领域。当时的研究结果显示有两种途径可以实现这种目的：一是立体型结构的 FinFET，另外一种是基于 SOI 的超薄绝缘层上硅体技术（UTB-SOI，也就是现在常说的 FD-SOI 技术）。对 25 纳米栅长的晶体管而言，胡正明教授团队认为 UTB-SOI 的硅膜厚度应被控制在 5 纳米左右。限于当时的技术水平，由于产业界认为要想制造出 UTB-SOI 上如此薄的硅膜实在太困难了，于是产业界开足马力研发 FinFET 技术。
作为一种新的互补式金属氧半导体（CMOS）晶体管，FinFET 是源自于传统标准的“场效应晶体管（Field Effect Transistor，FET）”的一项创新设计。
传统 MOSFET 结构是平面的，只能在闸门的一侧控制电路的接通与断开。但是在 FinFET 架构中，栅门（Gate）被设计成类似鱼鳍的叉状 3D 架构，可于电路的两侧控制电路的接通与断开。这种叉状 3D 架构不仅能改善电路控制和减少漏电流（leakage），同时让晶体管的栅长大幅度缩减。目前，英特尔的 14 纳米工艺中晶体管的栅长已经缩短至 20 纳米，三星的 5 纳米工艺中已经缩短至 10 纳米，未来还有可能缩短至 7 纳米，约是人类头发宽度的万分之一。
英特尔是最早使用 FinFET 工艺的半导体公司，在 2011 年推出的第三代酷睿处理器就开始使用 22 纳米 FinFET 工艺，随后全球各大半导体厂商积极跟进，陆续转进到 FinFET 工艺中。
FinFET 工艺节点五分八门，恨不得把 10 以内的数字都用上，英特尔的节点包括 22 纳米、14 纳米、10 纳米、7 纳米，台积电有 16 纳米、12 纳米、10 纳米、7 纳米、6 纳米、5 纳米，三星 22 纳米、14 纳米、11 纳米、10 纳米、8 纳米、7 纳米、5 纳米、4 纳米，中芯国际 14/12/N+1/N+2 纳米，格芯半导体的 22 纳米、14 纳米、12 纳米、7 纳米，联电的 14 纳米，以及华虹集团的 14 纳米。
根据芯思想研究院提供的资料，全球目前有七家公司已经开始量产或即将量产 FinFET 工艺，按照转入的时间顺序，分别是英特尔、台积电（TSMC）、三星代工（Samsung Foundry）、格芯半导体（Global Foundries）、联电（UMC）、中芯国际（SMIC）、华虹集团（HuaHong Group）。
三、前道制程，线宽为王
英特尔在 2011 年率先进入 22 纳米 FinFET 工艺制程后，并于 2014 年率先完成 14 纳米工艺制程量产；然后在 10 纳米节点耗费了太多的心血，原计划 2016 年推出 10 纳米，直到 2019 年 5 月才正式推出；原计划 2021 年推出 7 纳米，现在看来又要延迟四个季度。反观台积电，在 2018 年财报中宣称，成功地量产 7 纳米（N7）制程，并领先其他同业至少一年；2019 年财报中宣称，7 纳米加强版（N7+）制程技术亦领先全球导入极紫外光（EUV）光刻技术进行量产。
从 2011 年英特尔正式量产 22 纳米 FinFET 工艺以来，已经经历了十个寒暑，目前全球 FinFET 玩家分为两大阵营，一是集成器件制造（Integrated Device Manufacture，IDM）阵营，目前只有英特尔一家；二是晶圆代工（Wafer Foundry）阵营，包括台积电、三星代工、格芯半导体、联电、中芯国际、华虹集团。
不过三星代工、格芯半导体和联电的 FinFET 工艺都源自 IBM 联盟。在 IBM 将半导体部门出售给格芯半导体后，联盟中的格芯半导体和联电已经宣布暂停先进工艺制程的研发，而三星代工似乎也被台积电压迫的喘不气来。
本文选取两大阵营的代表英特尔和台积电来对比。
1、英特尔篇
1.1 英特尔遵循摩尔定律
1968 年 7 月 18 日，因为不满仙童半导体（Fairchild Semiconductor）的现状，罗伯特·诺伊斯（Robert Noyce）和戈登·摩尔（Gordon Moore）选择了离职，并创办诺伊斯 - 摩尔电子公司（NM Electronic），随后公司支付了 15000 美元从 Intelco 公司买下“Intel”名字的使用权，并更名为英特尔公司。50 多年来，英特尔写下了无数辉煌。
从 1971 年，采用 10 微米（µm）制程工艺生产出全球首个微处理器 4004，一直到 2014 年第三代酷睿处理器实现 14 纳米 FinFET 工艺量产，英特尔的半导体制程工艺发展之路可谓领业界风骚。作为一家集成器件制造大厂，其主要是生产制造中央处理器（CPU），当然也顺带生产些高品质的现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）和 NAND Flash 存储芯片。
在工艺制程方面，英特尔一向以满足最严苛的摩尔定律而闻名，在大幅缩小晶体管体积的同时，还导入全新技术，在产品性能提升方面一直超前对手。确实，英特尔发展前 50 年里，在工艺研发过程中，一直以世界首创的方式改进制造技术，包括铜互连技术、应变硅技术（2003 年）、高 K 金属栅（High-k metal gates，HKMG）技术（2007 年）、FinFET 技术（2011 年）。
铜互连技术：1993 年 IBM 研究人员 Jurij Paraszczak 提出使用铜代替铝进行互连的想法。1997 年 9 月 IBM 宣布在生产线上成功实现了铜互连技术，取代铝布线，使芯片性能得到提高。随后英特尔发扬光大，2001 年开始采用铜互连技术生产 0.13 微米 CPU，大马士革铜工艺技术成为 90 纳米及以下技术节点的主流互连工艺。
应变硅技术：2003 年，英特尔在 90 纳米工艺中使用应变硅（strained silicon）。应变硅技术通过为 PMOS 晶体管产生压缩应变和为 NMOS 晶体管，在晶体管处于“导通”状态时增加电流，产生拉伸应变来提升晶体管速度。据报道，应变硅 MOSFET 相比同尺寸体硅 MOSFET，功耗减少 1/3，速度提升 1/3，而且封装密度提高 50%。
高 K 金属栅：2007 年 1 月 29 日宣布 HKMG（High-k metal gates）晶体管取得突破，2007 年 11 月 16 日，发布采用 HKMG 的 45 纳米制程芯片 XEON。据悉，使用 HKMG 在提高晶体管性能的同时减少晶体管漏电（浪费的功耗），让晶体管继续按照摩尔定律缩小。该解决方案以基于铪的 HKMG 材料代替晶体管的二氧化硅栅极电介质（栅极下方的薄层）。
英特尔 2011 年自 2011 年开始量产第一代 22 纳米 FinFET 工艺，首个产品是代号 Ivy Bridge 的处理器；2014 年量产第二代 14 纳米 FinFET 工艺，首个产品是代号 Broadwell 的处理器。英特尔在 2013 年的工艺技术规划中，表示 2016 年将推出 10 纳米。可由于各种原因，10 纳米的研发不及预期。于是 14 纳米工艺在 2014 年推出后被不断改进，2016 年量产 14+，2017 年量产 14++，以弥补 10 纳米延迟的缺憾
1.2 英特尔的烦恼
1.2.1 烦恼一
英特尔的烦恼一就是，尽管是 PC 市场的绝对霸主，但在移动市场却是个新兵。于是在前首席执行官布莱恩·科赞奇（Brian Krzanich）的思维中，在 PC 市场即使做得再好，也是在前人栽的树下纳凉，没有办法名流芯史。于是 BK 就想挤进移动市场，以证明其的伟大。并在 2016 年招揽前高通副总裁和高通 CDMA 技术（QCT）联席总裁 Venkata‘Murthy’Renduchintala 担任首席工程官，负责英特尔几乎所有硬件，包括设计、架构到工艺制程。
好吧，英特尔研发工程师们的任务就是要做出一款产品，可以适配移动设备、电脑以及服务器等一系列市场，而且一定要比竞争对手更好。可惜竞争对手太多，既有老冤家 AMD，还有高通、英伟达，但事实上的对手只有台积电，台积电为这些提供打击英特尔的炮弹，那就是工艺制程的支撑。
为了达成公司高层的既定目标，更是要保证制程的领先，工程团队充分发挥创造性，采用了一大堆新技术、新材料。其实早在 2013 年，英特尔就设想通过提供 2.7 倍密度的自对准四轴图形（SAQP，self-aligned double patterning）、超级缩放（Hyperscaling ）、有源栅极上接触（COAG，Contact Over Active Gate）、金属钴（Co）互连、金属钌（Ru）做衬垫、钨（W）触点以及第一代 Foveros 和第二代 EMIB 等新封装技术，计划在 2016 年推出 10 纳米工艺取代 14 纳米工艺。据悉，英特尔为了提高芯片性能，在 10 纳米工艺开始引入金属钴在 MO 和 M1 取代氮化钽（TaN）做侧壁层。相比铜，钴的延展性和导热性很差，而且极其脆弱，导致晶圆上的电压极其不稳定，进一步降低了性能和功耗，导致工艺研发进展缓慢。
一大堆新技术的混合烹调，将一盆佛跳墙做了一盆疙瘩汤，这波神操作将 10 纳米工艺推入了深渊。
2017 年英特尔宣布了公司第三代 10 纳米 FinFET 工艺，使用的超微缩技术（hyper scaling），充分运用了多图案成形设计（multi-patterning schemes），晶体管栅极间距由 14 纳米工艺的 70 纳米减少至 10 纳米工艺的 54 纳米，最小金属间距由 52 纳米缩小到 36 纳米，据称 10 纳米工艺芯片逻辑晶体管密度是 14 纳米工艺的 2.7 倍，达到每平方毫米超过 1 亿个晶体管，但一直到 2019 年 5 月，才正式公布代号 Ice Lake 的处理器。
2019 年英特尔在投资者会议（Investor Meeting）上展示了技术创新路线（Relentless Innovation Continues），为 10 纳米规划了 10+和 10++；并表示 2021 年才会推出 7 纳米，也明确表示采用 EUV 方案。7 纳米工艺相比 10 纳米工艺晶体管密度翻倍，每瓦性能提升 20%，设计复杂度降低了 4 倍。
然而是时隔一年，在 2020 年 7 月的财报电话会议上，英特尔首席执行官罗伯特·斯旺（Robert Swan）表示，在 7 纳米工艺中发现了一种“缺陷模式”，导致了良率下降问题。因此，英特尔已经展开“应急计划”，斯旺后来将其定义为包括使用第三方代工厂，所有这些都意味着其 7 纳米芯片要到 2021 年或 2022 年才能上市。
如此看来，英特尔的先进工艺在性能提升真的遇到瓶颈了。尽管很多人都认为英特尔的 14 纳米相当于台积电的 10 纳米，英特尔的 10 纳米可能相当于台积电的 7 纳米。
可问题在于，台积电已经推进到了 5 纳米时代。
1.2.2 烦恼二：设计、架构和工艺不协调
有熟悉英特尔内情的前员工表示，10/7 纳米延迟表明英特尔在设计、架构和工艺三者之间的协调方面出现了问题。尽管之前英特尔先后在设计、架构方面出现过问题，但依靠工艺制程的优势也可以得以弥补；而现在却在尖端制程方面出现了问题，这将是非常不利的。
该知情人士表示，而更令人烦恼的是，在 14 纳米向 10 纳米转换的关键时期，在前首席执行官布莱恩·科赞奇掌政的 2014 年至 2016 年间，研发部门却出现离职潮，大批的资深研发工程师离开，导致研发部门青黄不接；而在 10 纳米向 7 纳米转换的关键时期，天才级芯片设计大师 Jim Keller 和首席工程官 Venkata‘Murthy’Renduchintala 先后离职，而且英特尔重组了相关部门，这也许是工艺一再延迟的原因。
2020 年 3 月，英特尔首席执行官罗伯特·斯旺表示，重塑公司文化是领导英特尔转型的关键。重新思考几乎影响了英特尔业务的各个方面。（reshaping company culture is key to leading the turnaround at Intel. The rethink affects nearly every aspect of Intel's business.）
确实正如《纽约时报 New York Times》所说，英特尔存在问题，不仅限于跨城竞争对手 AMD 再次振兴，而且公司的文化需要修正。（Intel has a problem and it isn't limited to renewed vigor from crosstown rival AMD. The company's culture needs fixing.）
2、台积电篇
2.1 台积电稳打稳扎
1987 年 2 月 21 日，台积电正式成立，在张忠谋的带领下开创了全球纯属晶圆代工的新模式，专注为全球 Fabless、IDM 和系统公司提供晶圆制造服务，台积电持续为客户提供最行老师的技术和 TSMC COMPATIBLE 设计服务。
在晶圆代工领域，无论是制程技术覆盖范围、先进制程领导力，还是营收水平等，台积电都是行业老大，目前的市占率已经接近 60%。而在制程技术种类方面，在 2019 年，台积电就以 272 种制程技术，为 499 个客户生产了 10761 种芯片。
台积电自 1987 年透过转让中国台湾工业技术研究院的 2 微米和 3.5 微米技术创立公司，一直秉持“内部研发”战略，并在当年为飞利浦定制了 3.0 微米技术；1988 年，刚刚一岁的台积电就自研了 1.5 微米工艺技术；1999 年发布了世界上第一个 0.18 微米低功耗工艺技术；2003 年推出了当时业界领先的 0.13 微米低介质铜导线逻辑制程技术；2004 年全球首家采用浸没式光刻工艺生产 90 纳米芯片；2006 年量产 65 纳米工艺技术；2008 年量产 40 纳米工艺技术；2011 年全球首家推出 28 纳米通用工艺技术；2014 年全球首家量产 20 纳米工艺技术。
台积电在开始 20 纳米制程研发时，就瞄准布局 FinFET，2012 年完成 16 纳米制程的定义，迅速且顺利地完成测试芯片的产品设计定案，并在以 FinFET 架构为基础的静态随机存取存储器单位元（SRAM Bit Cell）上展现功能性良率；并在 2014 年开始风险生产 16FF+工艺，2015 年就顺利量产；2016 年采用多重爆光的 10 纳米工艺也迅速进入量产，量产速度较之前的制程更快。
台积电的 7 纳米是 10 纳米的缩小版（shrink），后部金属工艺技术基本兼容，整体密度和性能改进不多。采用 DUV 加浸没式加多重曝光方案的 7 纳米于 2017 年 4 月开始风险生产，，2018 年第三季开始贡献营收，在 2018 年有 40 多个客户产品流片，2019 年有 100 多个新产品流片。与 10 纳米 FinFET 工艺相比，7 纳米 FinFET 具有 1.6 倍逻辑密度，约 20%的速度提升和约 40%的功耗降低。有两个工艺制程可选，一是针对 AP（N7P），二是针对 HPC（N7HP）。联发科天玑 1000、苹果 A13 和高通骁龙 865 都是采用 N7P 工艺。
台积电第一个使用 EUV 方案的工艺是 N7+。N7+于 2018 年 8 月进入风险生产阶段，2019 年第三季开始量产，N7+的逻辑密度比 N7 提高 15%至 20%，同时降低功耗。
7 纳米之后是 6 纳米（N6）。2019 年 4 月份推出的 6 纳米是 7 纳米的缩小版（shrink），设计规则与 N7 完全兼容，使其全面的设计生态系统得以重复使用，且加速客户产品上市时间，但 N6 的逻辑密度比 N7 高出 18%。N6 将在 2020 年第一季风险试产，第三季实现量产。
接下来是 5 纳米（N5）。5 纳米于 2019 年 3 月进入风险生产阶段，预期 2020 年第二季拉高产能并进入量产。主力生产工厂是 Fab 18。与 7 纳米制程相比，5 纳米从前到后都是全新的节点，逻辑密度是之前 7 纳米的 1.8 倍，SRAM 密度是 7 纳米的 1.35 倍，可以带来 15%的性能提升，以及 30%的功耗降低。5 纳米的另一个工艺制程是 N5P，预计 2020 年第一季开始试产，2021 年进入量产。与 N5 工艺制程相较在同一功耗下可再提升 7%运算效能，或在同一运算效能下可再降低 15%功耗。
关于 3 纳米，2020 年 4 月，台积电在法说会上宣布，3 纳米仍会沿用 FinFET 技术，预定明年上半年在南科 18 厂 P4 厂试产。主要考量是客户在导入 5 纳米制程后，采用同样的设计即可导入 3 纳米制程，可以持续带给客户有成本竞争力、效能表现佳的产品。3 纳米产线将于 2020 年动工，在新竹宝山兴建，预计投资超过新台币 6000 亿元（约 200 亿美元），最快 2022 年底量产。
至于 2 纳米，台积电研发有重大突破，已成功找到路径，将切入 GAA（环绕闸极）技术，为台积电发展鳍式场效电晶体（FinFET）取得全球绝对领先地位之后，迈向另一全新的技术节点。
2.2 台积电的隐忧：巨额投资
其实工艺进展如此之快，也绝非台积电的初衷，这一切都是客户和竞争对手三星在推动台积电往前跑。（有关三星的工艺进程可以参考《三星 EUV 产线投产，晶圆代工争霸赛再启高潮》）
目前，台积电 7 纳米由 FAB15 负责生产，合计月产能约 15 万片；5 纳米主要在 FAB18 生产，目前 FAB18 P1/P2 的建置产能达 10 万片。在 7/5 纳米工艺上的客户有苹果、超微半导体、英伟达、联发科。原本华为海思是台积电 14/7/5 纳米的主力客户，但由于美国的限制，导致华为海思无法在台积电流片。
而建设如此庞大的先进制程产能是靠金钱堆出来的。台积电宣布，2020 年的资本支出将在 150-160 亿美元之间，这将成为台积电资本支出最大的一年。
2000 年资本支出首次超过 10 亿美元，2010 年资本支出首次超过 50 亿美元，2016 年资本支出首次超过 100 亿美元。从 2000 年到 2019 年资本支出合计达 1150 亿美元，而从 2016 年到 2019 年的资本支出是 464 亿美元，占近 20 年资本支出总和的 40%。
至于在 3 纳米工艺上的资金投入更是天文数字，据称研发和建线已投入约 500 亿美元，仅建厂一项就在 200 亿美元。3 纳米产线将于 2020 年动工，在新竹宝山兴，建预计投资超过新台币 6000 亿元兴建，最快 2022 年底量产。
还有就是从 2010 年开始，台积电从 ASML 购得第一台 EUV（第一代 EUV 机型 NXE:3100）至今，台积电拥有超过 30 台 EUV 光刻机，约占全球 EUV 光刻机总出货量的一半。要知道一台光刻机的售价超过 1 亿欧元（约合 1.5 亿美元），都可都是真金呀！
三、芯粒时代，封装助力
从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。有着四十年跑龙套生涯的封装技术开始走到舞台中央。
近年来，芯粒（Chiplet）成为半导体产业的热门词。在科研界和产业界看来，这是一种可以延缓摩尔定律失效、放缓工艺进程时间、支撑半导体产业继续发展的有效方案。
芯粒其实就是一颗商品化的、具有功能（如 USB、存储器）特征的裸芯片（die）。从系统端出发，首先将复杂功能进行分解，然后开发出多种具有单一特定功能，可相互进行模块化组装的裸芯片，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个芯粒的芯片网络（未来的电脑系统可能只包含一个 CPU 芯片和几个 GPU，这些 GPU 都连接到芯粒上，形成芯片网络）。
以前设计一个 SoC，是从不同的 IP 供应商购买一些 IP，包括软核（代码）或硬核（版图），结合自家研发的模块，集合成一个 SoC，然后在某个制造工艺节点上完成芯片设计和生产的完整流程。芯粒模式时代，对于某些 IP，可能不需要自己做设计和生产了，而只需要购买别人己经做好的芯片裸片（die），然后通过先进封装形成一个 SiP（System in Package）。所以芯粒也是一种 IP，但它是以芯片裸片的形式提供，而不是之前以软件形式提供。
芯粒模式可能带给从上游 EDA 工具、IC 设计到制造工艺、先进封测等产业链环节颠覆式的创新革命。
事实上，两大巨头除在前道工艺制程争霸外，也在中后道封装技术方面进行较量。
1、英特尔篇
1.1 Foveros
英特尔在 2014 年首度发表高密度 2.5D 芯片封装技术 EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接），表示该技术是 2.5D 封装的低成本替代方案；在 2018 年的 HotChip 大会上，发布了采用高密度 2D 芯片封装技术 EMIB 封装的芯片；EMIB 能够把采用不同节点工艺（10 纳米、14 纳米及 22 纳米）和不同材质（硅、砷化镓）、不同功能（CPU、GPU、FPGA、RF）的芯片封装在一起做成单一处理器。英特尔表示，EMIB 技术首先与典型的 2.5D 封装采用硅中介层不同，EMIB 是在两个互连芯片的边缘嵌入的一小块硅，起到“桥梁”的作用；其次 EMIB 对芯片尺寸大小没有限制，从而在理论上保证了异质芯片的互连。
2018 年 12 月，英特尔首次展示了逻辑计算芯片高密度 3D 堆叠封装技术 Foveros，采用 3D 芯片堆叠的系统级封装（SiP），来实现逻辑对逻辑（logic-on-logic）的芯片异质整合，通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。
英特尔表示，Foveros 为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。Foveros 有望首次将芯片的堆叠从传统的无源中间互连层和堆叠存储芯片扩展到 CPU、GPU 和人工智能处理器等高性能逻辑芯片。
为结合高效能、高密度、低功耗芯片制程技术的装置和系统奠定了基础。Foveros 预期可首度将 3D 芯片堆栈从传统的被动硅中介层（passive interposer）和堆栈内存，扩展到 CPU、GPU、AI 等高效能逻辑运算芯片。
Foveros 提供了极大的灵活性，因为设计人员可在新的产品形态中“混搭”不同的技术专利模块与各种存储芯片和 I/O 配置。并使得产品能够分解成更小的“芯片组合”，其中 I/O、SRAM 和电源传输电路可以集成在基础晶片中，而高性能逻辑“芯片组合”则堆叠在顶部。
英特尔 Foveros 技术以 3D 堆栈的 SiP 封装来进行异质芯片整合，也说明了 SiP 将成为后摩尔定律时代重要的解决方案，芯片不再强调制程微缩，而是将不同制程芯片整合为一颗 SiP 模块。
例如可以在 CPU 之上堆叠各类小型的 IO 控制芯片，从而制造出兼备计算与 IO 功能的产品；也可以将芯片组与各种 Type-C、蓝牙、WiFi 等控制芯片堆叠在一起，制造出超高整合度的控制芯片。
据悉，英特尔从 2019 年下半年开始推出一系列采用 Foveros 技术的产品。首款 Foveros 产品将整合高性能 10 纳米计算堆叠“芯片组合”和低功耗 22FFL 基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。
1.2 Co-EMIB
英特尔的 Co-EMIB 实现了 2D 和 3D 封装技术大融合。EMIB 封装和 Foveros 3D 封装技术利用高密度的互连技术，让芯片在水平和垂直方向上获得延展，实现高带宽、低功耗，并实现相当有竞争力的 I/O 密度。
2019 年公司发布了 Co-EMIB 技术，这是在 2D EMIB 技术的升级版，能够将两个或多个 Foveros 元件互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶片性能。
半导体产业界都在不断的去推动先进多芯片封装架构的发展，更好的满足高带宽、低功耗的需求。前面介绍的 EMIB、Foveros、Co-EMIB 等先进封装技术仅仅只是物理层面的，除此之外，IO 接口技术和互连技术也是实现多芯片异构封装的关键因素。
英特尔表示，公司互连技术的研发主要体现正在三个方向：用于堆叠裸片的高密度垂直互连、实现大面积拼接的全横向互连、带来高性能的全方位互连。希望可以实现更高带宽和低延迟。
1.3 互连技术
1.3.1 高密度垂直互连
随着芯片尺寸越来越小，每平方毫米的导线接头将会越来越密，为了获得足够的带宽，晶体管的间距就会变得越来越短。传统焊料技术已接近极限，为此英特尔推出了“混合键合”技术，可以让芯片之间的间距缩小到 10 微米，桥凸和互连密度上也会做的更好。
1.3.2 全横向互连
业界希望在整个封装层面都可以实现小芯片互连。作为横向互连技术，其中需要考虑的就是直线间距。随着直线间距越来越短，在同样面积下可以安放更多芯片，同时信号之间的传导距离也会越来越短。为此英特尔推出“零未对准通孔（ZMV）”，光刻定义的通孔使得导线和通孔的宽度一致，较使用有机中介层可以实现更大面积互连。使用有机中介层是更好的方案，因为它比硅的成本更低。但是，用有机中介层有一个缺点，就是必须要进行激光钻孔，通过光刻定义的通孔使得导线和通孔的宽度一致，这样就不需要焊盘进行连接，这样就可以在不牺牲传导速度的情况下而做到。
1.3.3 全方位互连
全新全方位互连（Omni-Directional Interconnec，ODI）技术为多芯片封装中的小芯片之间的全方位互连通信提供了更大的灵活性。ODI 通过垂直大通孔（large vias）从封装基板向上方芯片直接供电，上方芯片可以与其他小芯片（chiplet）进行类似于 EMIB 中的水平通信，上方芯片还可以通过硅通孔（TSV）实现和下方裸片进行类似 Foveros 中的垂直通信。同时，ODI 减少了下方裸片中所需的硅通孔数量，实现了更小的 TSV 裸片面积，做到封装成品上下面积尺寸一致。
当然，为应对新型封装技术，英特尔不仅在互连方面推出了 ODI，也同步推出了新型多模接口技术（Management Data Input/Output，MDIO）。
近来来，英特尔新型接口技术方面进行快速叠代研发，2014 年推出了 AIB，2017 年成功应用于 DAPRA 芯中中，针脚速度会达到 2.0Gbps，Shoreline 带宽密度每平方毫米可以达到 63Gbps，Areal 带宽密度每平方毫米可达 150 GBps，物理层的能耗效率是 0.85pJ/b。
MDIO 是基于其高级接口总线（AIB）物理层互连技术，可以支持对小芯片 IP 模块库的模块化系统设计，能够提供更高能效，实现 AIB 技术两倍以上的响应速度和带宽密度。针脚速度会达到 5.4Gbps，Shoreline 带宽密度每平方毫米可以达到 200Gbps，Areal 带宽密度每平方毫米可达 198 GBps，物理层的能耗效率是 0.5pJ/b。
作为先进封装技术的领导者，英特尔能够同时提供 2D 和 3D 封装技术，将为芯片产品架构开启一个全新维度。不同的技术针对不同的应用需求，但却并不互斥，英特尔甚至可以有针对性地将它们组合使用，将极大的帮助芯片设计师发挥无限创意。
2、台积电篇
2.1 CoWoS
台积电 2008 年底成立集成互连与封装技术整合部门，2009 年开始战略布局三维集成电路（3D IC）系统整合平台。2010 年开始 2.5D Interposer 的研发，2011 年推出 2.5D Interposer 技术 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 纳米工艺，线宽可以达到 0.25µm，实现 4 层布线，为 FPGA、GPU 等高性能产品的集成提供解决方案。赛灵思（Xilinx）型号为“Virtex-7 2000T FPGA”的产品是最具代表性的 CoWoS 产品之一。
赛灵思 Virtex-7 2000T FPGA 结构示意图
如上图所示，基于 2.5D 转接板技术的 Virtex-7 2000T FPGA 产品将四个不同的 28 纳米工艺的 FPGA 芯片，实现了在无源硅中介层上并排互联，同时结合微凸点工艺以及 TSV 技术，构建了比其他同类型组件容量多出两倍且相当于容量达 2000 万门 ASIC 的可编程逻辑器件，实现了单颗 28 纳米 FPGA 逻辑容量，超越了摩尔定律限制。赛灵思借助台积电（TSMC）的 2.5D-TSV 转接板技术平台在 2011 年实现小批量供货。
2019 年第三季 CoWoS 技术目前已经扩展至 7 纳米，能够在尺寸达二倍光罩大小的硅基板（Silicon Interposer）上异质整合多颗 7 纳米系统单晶片与第二代高频宽存储器（High Bandwidth Memory 2，HBM2）。
值得注意的是，在 VLSI Symposium 会上，台积电展示了自己为高性能计算平台设计的一颗名为“This”小芯片（Chiplet），采用 7 纳米工艺，面积大小仅仅 27.28 平方毫米（4.4x6.2mm），采用 CoWos 封装技术，双芯片结构，其一内建 4 个 Cortex A72 核心，另一内建 6MiB 三级缓存。This 的标称最高主频为 4GHz，实测达到了 4.2GHz（1.375V）。
芯思想研究院指出，真正引爆 CoWoS 的产品是人工智能（AI）芯片。2016 年，英伟达（Nvidia）推出首款采用 CoWoS 封装的绘图芯片 GP100，为全球 AI 热潮拉开序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封装；2017 年英特尔（Intel）的 Nervana 也不例外的交由台积电代工，采用 CoWoS 封装。因成本高昂而坐冷板凳多年 CoWoS 封测产能在 2017 年首度扩充。目前 CoWoS 已经获得赛灵思（Xilinx）、英伟达（nVIDIA）、超微半导体（AMD）、富士通（Fujitsu）、谷歌（Google）等高端 HPC 芯片订单。
2.2 InFO
扇出封装最具代表性的是台积电研发的 InFO 技术，InFO 带动了整个业界研发三维扇出堆叠技术的热潮。
InFO 是将 CoWoS 结构尽量简化，最后出来一个无须硅中介层的精简设计，可以让芯片与芯片之间直接连结，减少厚度，成本也相对较 CoWoS 低廉，但又能够有良好的表现，适用于追求性价比的移动通信领域，在手机处理器封装中，减低 30%的厚度，腾出宝贵的手机空间给电池或其他零件。这就是 2016 年首次开始在苹果的 A10 处理器中采用 InFO 封装，首度用在苹果 iPhone 7 与 iPhone 7Plus 中。InFO 成为台积电独占苹果 A 系列处理器订单的关键。
台积电 InFO 技术
（图片来源：曾繁城(C. F. Tseng) et al., ECTC 2016, pp 1）
上图展示了台积电 InFO 技术，通过将芯片埋入模塑料，以铜柱实现三维封装互连。InFO 技术为苹果 A10、A11、A12 处理器和存储器的 PoP 封装提供了新的封装方案，拓展了 WL-FO 的应用，让 Fan-Out 技术成为行业热点。
A11 处理器尺寸 10mm×8.7mm, 比 A10 处理器小 30%以上，塑封后表面 3 层布线，线宽 8µm，密度并不高，主要原因还是重构模塑料圆片表面布线良率和可靠性问题。A11 处理器 InFO PoP 的封装尺寸 13.9×14.8mm，与 A10 相比小 8%，厚度 790µm。台积电 InFO 技术的成功得益于强大的研发能力和商业合作模式。推出 InFO 技术，是为了提供 AP 制造和封装整体解决方案，即使在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是不可能的。
InFO 技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现，很多原本需要 2.5D TSV 转接板封装可以通过三维扇出来完成，解决了 TSV 转接板成本太高，工艺太复杂的问题。
根据不同产品类别，台积电的 InFO 技术发展也将随之进行调整，推出适用于 HPC（High Performance Computer）高效能运算电脑的 InFO-oS（InFO_on substrate）、服务器及存储器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通讯天线封装方面的 InFO-AiP（InFO Antennas in Packag）。
InFO_oS
2018 年台积电推出 InFO_oS 技术用于并排封装两个芯片，芯片与芯片之间的互连为 2um。芯片之间的间隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁边带有 HBM（高带宽内存）。
2.3 SoIC
根据 2018 年 4 月台积电在美国加州 Santa Clara 的 24 届年度技术研讨会上的说明，SoIC 是一种创新的多芯片堆叠技术，是一种将带有 TSV 的芯片通过无凸点混合键合实现三维堆叠，可以交多个小芯片（Chiplet）整合成一个面积更小和轮廓更薄的系统单芯片。透过此项技术，7 纳米、5 纳米甚至 3 纳米的先进系统单芯片能够与多阶层、多功能芯片整合，可实现高速、高频、低功耗、高间距密度、最小占用空间的异质三维集成电路。
SoIC 技术的出现表明未来的芯片能在接近相同的体积里，增加双倍以上的性能。这意味着 SoIC 技术可望进一步突破单一芯片运行效能，更可以持续维持摩尔定律。
据悉 SoIC 根植于台积电的 CoWoS 与多晶圆堆叠（WoW，Wafer-on-Wafer）封装，SoIC 特别倚重于 CoW（Chip-on-wafer）设计，如此一来，对于芯片业者来说，采用的 IP 都已经认证过一轮，生产上可以更成熟，良率也可以提升，也可以导入存储器芯片应用。
更重要的是，SoIC 能对 10 纳米或以下的制程进行晶圆级的键合技术，这将有助于台积电强化先进工艺制程的竞争力。
2019 年年报显示，台积电已完成 SoIC 制程认证，开发出微米级接合间距（bonding pitch）制程，并获得极高的电性良率与可靠度数据，具备为任何潜在客户用生产的能力。而此前在 2018 年 10 月的第三季法说会上，台积电给出了明确量产的时间，2021 年 SoIC 技术就将进行量产。
2.4 互连技术
台积电开发了 LIPINCON 互连技术，针脚速度会达到 8Gbps，Shoreline 带宽密度每平方毫米可以达到 67Gbps，Areal 带宽密度每平方毫米可达 198 GBps，物理层的能耗效率是 0.56pJ/b。
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英特尔 |
台积电 |
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2.5D 封装 |
EMIB |
CoWoS |
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3D 封装 |
Foveros |
InFo |
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2.5D/3D 混合封装 |
Co-EMIB |
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接口技术 |
AIB、MDIO |
LIPINCON |
英特尔、台积电封装技术对比
四、英特尔自我放飞
2018 年，英特尔提出了六大技术支柱，包括先进的工艺制程和封装、可加速人工智能和图形等专门任务的新架构、超高速内存、超微互连、以及为开发者统一和简化基于英特尔计算路线图进行编程的通用软件、嵌入式安全功能。
2020 年 8 月 13 日，英特尔架构日（architecture day）上，我们看到了英特尔在六大技术支柱方面的进展，总算给大家带来了一丝春风。
英特尔在制程工艺和封装方面推出了 10 纳米 SuperFin 技术和基于分解设计理论的“可配置”封装技术，以及“混合结合（Hybrid bonding）”封装技术；在架构方面首次介绍了可实现全扩展的 Xe 图形架构，并推出了 Willow Cove 微架构和用于移动客户端的 Tiger Lake SoC 架构。
那么我们来看看英特尔在工艺制程和封装方面有些什么变化。
首先看制程工艺方面。作为最早进入量产阶段 FinFET 的厂商，经过 20 年对 FinFET 晶体管技术的研究，英特尔重新定义 FinFET 技术，推出 10 纳米 SuperFin，实现了增强型 FinFET 晶体管与 Super MIM（Metal-Insulator-Metal）电容器的结合，实现其历史上最强大的单节点内性能增强，带来的性能提升可与完全节点转换相媲美。
SuperFin 技术能够提供增强的外延源极 / 漏极、改进的栅极工艺和额外的栅极间距，并通过以下方式实现更高的性能：增强源极和漏极上晶体结构的外延长度，从而增加应变并减小电阻，以允许更多电流通过通道改进栅极工艺以实现更高的通道迁移率，从而使电荷载流子更快地移动提供额外的栅极间距选项可为需要最高性能的芯片功能提供更高的驱动电流使用新型薄壁阻隔将过孔电阻降低了 30％，从而提升了互连性能表现与行业标准相比，在同等的占位面积内电容增加了 5 倍，从而减少了电压下降，显著提高了产品性能。
英特尔称，该技术由一类新型的“高 K”（ Hi-K）电介质材料实现，该材料可以堆叠在厚度仅为几埃厚的超薄层中，从而形成重复的“超晶格”结构。这是一项行业内领先的技术，领先于其他芯片制造商的现有能力。10nm SuperFin 技术将运用于代号为“ Tiger Lake”的英特尔下一代移动处理器中，OEM 的产品将在假日季上市。
其次看封装方面。首先英特尔改变从 1980 年由当时任公司顾问、加州理工（California Institute of Technology，Caltech）教授 Carver Mead 和施乐公司琳·康维（Lynn Conway）提出的 IP/SOC 设计方法，提出“分解设计”理论。
如同芯粒（Chiplet）一样，英特尔将整颗 SOC 芯片分解成无数颗小芯片，用最适合的制造工艺生产每颗小芯片，签过 2.5D 封装 EMIB 和 3D 封装 Foveros 方法，以搭“积木”方式实现小芯片自由搭配，满足不同应用场景的需求。
英特尔认为，通过“分解设计”方法可以大幅增加 IP 复用，而且可以指数级降低错误（bug）。
第二，英特尔改变传统的“热压键合（thermocompression bonding）”技术，使用“混合键合（Hybrid bonding）”技术，英特尔认为能够加速实现 10 微米及以下的凸点间距，提供更高的互连密度、带宽和更低的功率。
五、结语
正如《纽约时报 New York Times》所说，英特尔的一些障碍也源于其在行业中的主导地位。直到最近，英特尔或多或少还是在统治着市场，并决定了计算机制造商何时升级其产品。但是，随着英特尔现在瞄准其他市场，而 AMD 再次展开战斗，英特尔必须做出一些改变。（Some of Intel’s obstacles also stem from the dominant position it held in the industry. Up until just recently, Intel more or less ruled the roost and dictated when computer makers would upgrade their products. But with Intel now targeting additional markets and AMD once again putting up a fight, Intel is having to make some changes.）
如果英特尔在设计、架构和工艺三者之间找好了平衡点，让三个部门之间衔接更顺利，再加上透过在台积电代工，可以延缓一下制程带来的压力；透过这个时间窗口，加速六大技术支柱的研发，也许会给世界半导体带来一丝改变。
以 IDM 模式运营的英特尔不一定需要和以代工模式运营的台积电去比拼工艺，因为台积电不是英特尔的真实对手，只要透过六大技术支柱的巧妙组合，去迎战真实对手即可。打败对手就赢得天下！
在英特尔和台积电分别推出 3D 封装技术 Foveros 和 SOIC 后，以“打酱油”著称的三星电子日前也紧急披露 3D 封装 X-Cube，全球 3D 封装大战一触即发。
未来微缩世界是工艺制程和 3D 封装的完美组合！
