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多年来，2D NAND 以其最小的工艺尺寸和特征尺寸的逐年降低，一直推动着半导体光刻技术的发展。随着其工艺推进到十几纳米节点，每个 cell 单元变得非常小，仅能容纳很少的电子，随着串扰问题的出现，进一步降低其尺寸不仅变得困难，而且缺乏经济性。
随着 2D NAND 技术问题和困难日益增加，业界开展了对 3DNAND 技术的研究。现在，3D NAND 产品产量迅速攀升，其位容量已经超过了 2D NAND 产品。本文将研究 3D NAND 技术，并比较 3D NAND 产品和 2D NAND 产品的成本。
3D NAND 工艺
在 3D NAND 技术领域，东芝和三星是两个主要的早期开拓者，他们的工作形成了两大主流 3D NAND 技术。
东芝开发了一种被称为位成本可扩展（BiCS）的工艺。在这项工艺中，首先，通过沉积氧化物（SiO）和多晶硅（pSi）的交替层来获得栅级，然后通过层堆叠并填充氧化物 - 氮化物 - 氧化物（ONO）和多晶硅来形成通道孔。光致抗蚀剂被沉积，并经过连续的蚀刻，最终，光致抗蚀剂蚀刻出互联阶梯，最终，蚀刻出槽并用氧化物填充。见图 1 所示。
BiCS 工艺
三星开发了一种被称为千兆单元阵列晶体管（TCAT）的替代性工艺。在该工艺中，通过沉积氧化物和氮化物的交替层最后形成栅极。通道在这些交替层中形成，并填充 ONO 和 pSi。互联阶梯的形成过程类似于 BiCS 工艺。最后，向下蚀刻这些层形成槽，并去除氮化物层，然后沉积并向上蚀刻氧化铝（AlO）、氮化钛（TiN）和钨（W），槽内最终填充的是 W。见图 2 所示。
TCAT 工艺
这两种工艺都能制造出电荷陷阱存储单元。
从前面的讨论和图中可以看出，BiC 工艺先产生栅极，数据单元填充的是 pSi 字线，而 TACT 工艺则是后产生栅极，数据单元填充的 W。
长期以来，业内一直传闻说东芝的 BiCS 工艺实际上没有成功，他们生产的 3D NAND 器件采用的实际上是 TCAT 工艺的一个变种，而东芝仍然大言不惭地称之为 BiCS。
英特尔 - 美光采用的技术路线和 BiCS 相似，不过他们采用的是浮动栅极。
资本支出成本比较
我相信很多人都看过如图 3 所示的美光的这个图，很多人都认为 3D NAND 的成本是 2D NAND 的 3 到 5 倍，其实这个图说的根本不是这么一回事儿。它想要表达的是从一种 2D NAND 转换到 3D NAND 的成本是从一种 2D NAND 转换到另一种 2D NAND 的成本的 3 到 5 倍。
2D NAND 是一种光刻主导的工艺，20 纳米以下的工艺节点需要多个四重图案化步骤。从一个节点尺寸转移到下一个节点尺寸主要是由光刻工具的改进驱动的。在升级光刻工具时，业界通常的做法是把当前的工具集成到升级后的工具中，从而能够降低转换成本。
美光 2D NAND 向 3D NAND 转换成本
而 3D NAND 工艺则以 3D 存储堆栈所需要的特种工具的沉积和蚀刻为主。光刻技术并不是 3D NAND 技术的推动力量，因为在 3D NAND 工艺中，最多只需要一步双重图案化。3D NAND 工艺的重点是蚀刻，每个晶片的蚀刻时间高达 30 分钟至 60 分钟。
为了进一步比较，研究 2D NAND 和 3D NAND 晶圆厂需要的原始建设资本是很有必要的。IC Knowledge LLC 发明了一种半导体行业中使用最广泛的成本建模工具。Strategic Cost Model 这个工具针对 2D NAND 和 3D NAND 给出了详细的设备需求。在比较晶圆厂建设成本之前，图 4 显示的是基于三星工艺的 2D 到 3D NAND 的转换成本。
从图 4 可以看出，和美光的图类似，三星工艺的 2D-3D 转换成本也是其 2D-2D 转换成本的三到五倍。
2D NAND 到 3D NAND 的转换成本
但是，当我们根据模型单纯计算 2D NAND 晶圆厂和 3D NAND 晶圆厂的初始建设成本时，得到了截然不同的一个图，3D NAND 晶圆厂的建设成本居然低于 2D NAND 晶圆厂，如图 5 所示。
晶圆成本
我们相信，和资本支出成本类似，人们对 2D NAND 技术和 3D NAND 技术的晶圆成本也有很多误解之处。图 6 比较了三星生产 2D-16nm 产品的 Line 12 晶圆厂和生产 3D-64 层产品的西安晶圆厂的晶圆成本。
在设备升级的情况下，2D NAND 和 3D NAND 的晶圆成本对比
Line 12 晶圆厂于 2003 年正式服役，经过多次升级，因此大部分设备都已经充分贬值了。而西安晶圆厂于 2014 年正式运营，设备还在贬值过程中。如果我们比较 2D NAND 和 3D NAND 的晶圆成本，结果也会出乎很多人的意料，如图 7 所示。
新建工厂的 2D NAND 和 3D NAND 的晶圆成本对比
位密度
将 NAND 器件的位容量除以硅片尺寸，我们可以计算出各个器件以 bits/mm2 为单位的位密度。三星在今年的 AT ISSCC 会议上发表了一篇文章，给出了从 64 层 3D 器件到 2D NAND 器件的位密度，下图为三星给出的值。
从表 1 可以看出，3D NAND 器件的位密度远远超过了 2D NAND 器件，其中，64 层 3D NAND 产品的位密度超过了 2D-16nm 的三倍之多。
不过，迄今为止，3D NAND 器件的良率还达不到 2D NAND 器件的水准，因此，其位数量还体现不出它真正的位密度优势。
位成本
为了计算位成本，我们需要晶圆成本、位密度和良率。如上所述，晶圆成本在很大程度上取决于晶圆厂，而各个公司的位密度和良率也有所不同。比如，英特尔 - 美光使用了一种 CMOS- 在下的技术，在存储器阵列下形成了一些 CMOS 外设，可以提供比竞争对手更高的位密度，我们认为英特尔 - 美光的良率也不错。
英特尔 - 美光在他们位于 Lehi Utah 的 Fab 2 工厂开始了初次 3D NAND 产品的生产，这个工厂比较老旧，于 2007 年投入运营。为了应对产量的增加，他们把额外的生产放到了新加坡的 Fab 10N 工厂，这个晶圆厂于 2011 年投入运营。另外，我们预计英特尔 - 美光将建设一个新的工厂 -10X 3D NAND 晶圆厂。英特尔也正在改造其中国晶圆厂 Fab 68，使之可以生产 3D NAND 产品。美光在其 2017 年分析师会议上给出了图 8。
从该图可以看出，美光公司的 32 层 3D 产品比 2D-16nm 产品降低了 30%的位成本，并预计 3D-64 层产品将进一步降低 30%的成本。 我相信这个行业之所以能够在成本上领先，是由于旧晶圆厂的部分折旧资产、由存储器阵列下的 CMOS 产生的高位密度以及高良率。
东芝最近表示，其 3D-64 层产品很好，成本会低于 2D NAND。比美光的表现要差，我认为这是由于东芝晶圆厂资源的贬值和良率相对较低共同造成的。
三星还没有就成本作出任何公开声明，但我相信他们的 3D-48 层产品的成本会低于其 2D 产品，我听说他们产品的良率不错。
串堆叠
随着存储器堆叠层数的增加，通道孔的长宽比也在攀升，使得工艺越来越复杂，升级越来越慢。在某种程度上，串堆叠是可以期待的。在串堆叠中，一组层被沉积，然后全部处理到存储器单元中，然后沉积和处理一个或多个附加的存储堆栈。串堆叠增加了掩膜和复杂性，但是它可以更快更容易地形成通道孔。
大家知道，英特尔 - 美光正在其 64 层产品中使用双层堆叠阵列，而三星没有使用堆叠。有推测称东芝会使用串堆叠，但据我所知这点还没有得到确认。业界相信，三星至少在其 128 层产品中就会使用串堆叠技术。我使用 IC Knowlege 的 Strategic Cost Model，针对 TCAT 工艺同一个晶圆厂的 96 层双堆叠和单堆叠方案进行了比较，发现双堆叠方案成本高出约 14%左右，从这一点上看，三星至少要在 128 层产品中才会使用串堆叠技术是合理的。
结论
随着 3D NAND 进化到了 64 层及以上，所有主要制造商的产品的位成本已经低于 2D NAND。现在，3D 产品的位产能正在超过 2D 产品，随着 3D 产品层数的进一步增加，摩尔定律在未来十年内将继续有效。
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