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小编语：其实笔者很想知道，现在大家给 5nm 这么高的呼声，到时候真出来了有多少人会抢着用，优势自然都很期待，但是那么高昂的价格谁会第一个去买单？英尔特会先用在哪个产品上呢？都是未知数。真正用到大众用户手上没准都要 2025 年了。
芯片制造商目前正在爬产其 16/14nm FinFET 工艺，10nm FinFET 预计将于 2016 年底或 2017 年初上市。
那么，工艺路径应该怎么继续往下走呢？代工厂可以把 FinFET 晶体管继续做到 7nm，再往下的 5nm 就悬了，也许永远做不到 5nm 也未可知。确实如此，5nm 节点前面横亘着若干技术和经济上的挑战，而且即使能够实现 5nm，它也会相当昂贵，只有少数公司能够用得起，这将把 5nm 芯片限制在很窄的应用范围内。
尽管如此，业内人士依然在努力开发 5nm 工艺，不过，目前尚不清楚该技术能否如约在 2020 年左右实现。即使在今天，代工厂都很难保持以往两年一升级的节奏，未来芯片尺寸能否继续下降以及摩尔定律是否终结都越来越成为问题。
实际上，Gartner 的分析师 Bob Johnson 认为，鉴于工艺技术日益严苛的成本和复杂性，7nm 可能会跳票到 2020 年，比一些芯片制造商预期的路线图大约晚一到两年。
而这又将反过来影响 5nm 的面世时间，如果行业决定向 5nm 继续迈进的话。“我认为 5nm 肯定会面世，只是不会是 2020 年那么早。”Johnson 说，可靠的 5nm 工艺可能会在 2023 年左右出现。
芯片制造商比较乐观，认为 5nm 的应用只是时间早晚问题，他们正在重新评估 5nm 节点的晶体管技术，并重新修订路线图。根据之前的路线图，FinFET 可以下探到 7nm，然后寿终正寝，行业需要在 5nm 节点上选择一种新型的晶体管技术。而且，5nm 的唯一选项是横向纳米线 FET，有时也被称为围栅 FET。
横向纳米线 FET 是一个闸侧被围栅的 FinFET。纳米线 FET 的静电性能很好，只是制造困难而且成本高昂，这也促使半导体行业开始考虑其它的晶体管技术。
现在，5nm 节点有两个主要的晶体管技术选项。纳米线 FET 是一个，同时业内人士现在认为 FinFET 还可以继续下探至 5nm。“FinFET 可以扩展到 5nm，”英特尔工艺架构与集成部门的高级研究员兼总监 Mark Bohr 说。“FinFET 不是 5nm 的唯一选择。”
要启用 5nm，半导体行业需要在晶圆技术上取得新的突破。光刻技术面临新的挑战，互连技术更是成为进军 5nm 的最大障碍。三星公司先进逻辑实验室的高级副总裁 Mark Rodder 声称：“我们需要突破性的互连技术。”
鉴于上述的这些困难以及其它方面的一些挑战，业内人士已经达成了共识。“5 纳米是一个昂贵的节点”，IMEC 工艺技术副总裁兼逻辑器件研发项目负责人 Aaron Thean 说。
这些考量和其它因素促使芯片制造商开始考虑备选方案，比如先进的堆叠管芯、单片型 3D 和其它 2.5D/3D IC 工艺也可能在未来的节点中发挥重要作用。
5 纳米到底是什么？
现在关于 5 纳米的疑问都是 5 纳米会被启用吗？它将用在哪些应用中？
且先打住，首先，要搞清楚“5 纳米”的定义究竟是什么？说实话，就现在而言，这个问题仍然成迷。
即便在今天，关于工艺节点的命名方法和定义仍然是模糊的。比如，代工厂商们在 16 纳米 /14 纳米的规格定义上有稍微的出入，同样的情形也可能发生在 10 纳米和 7 纳米上。
到 5 纳米时，节点名称可能会变得无关紧要。不过，就现在而言，业界正在致力于开发所谓的“真正的 5 纳米”技术。
在定义真正的 5 纳米上，芯片制造商们希望能够遵循由摩尔定律阐明的传统的晶体管缩放比例。根据摩尔定律，每次节点的更替都是关键的晶体管规模尺寸缩小为原来的 0.7 倍或 0.8 倍，大约相当于晶体管密度翻倍。
确定 5nm 节点规格的一种方法是参考英特尔 14nm 工艺规格并采取缩放 0.7 或 0.8 倍的方法。据分析师称，英特尔的 14nm 工艺的栅极长度为 20nm，采用 0.8 倍的缩放比例，5nm 晶体管的栅极长度大约在 10 纳米到 12 纳米之间。
栅极长度只是节点规格的一项参数。和之前一样，新工艺芯片必须能在低功耗下实现优异的性能。“通常情况下，在同样的功耗条件下性能至少提升 20%，或者在同样的运行频率下功耗降低 40%。”GlobalFoundries 的先进器件架构部门总监 SrinivasaBanna 说。
如果 5 纳米能够满足这些标准，该工艺肯定会在几个市场领域占有一席之地。“移动市场和高端数据中心领域将能凭借该工艺实现一些新特征。”
未来晶体管的发展可以满足这些规格，但是更重要的是，成本必须被控制在一定范围之内。“性能和成本是 5nm 节点的重大挑战，克服这些挑战需要进一步改善现有的方法，以及引入新技术和材料。”Lam Research 公司全球产品事业部首席技术官 Yang Pan 说。
图形曝光技术是 5nm 节点面临的一个挑战。业界寄望于超紫外光刻技术（EUV）解决这个难题。但是如果 EUV 错过了这个时间窗，芯片制造商们可能不得不试图延长 193nm 沉浸式光刻技术的服役时间。“对 5 纳米工艺而言，采用 EUV 技术的成本更低，但是维持两种光刻技术的成本实在过于高昂，以至于可以负担得起高成本的公司越来越少。”Mentor Graphics 公司高级物理验证方法学项目经理 David Abercrombie 说。
在这方面，问题很明确，即半导体行业会采用 EUV 吗？最近由 eBeam 创始计划发起的调查显示，业界对于这个问题的观点有所变化，受访者预计到 2020 年时，至少会有一个制造工序上使用 EUV 光刻技术，平均置信度为 62%。
总而言之，5 纳米的成功或失败完全取决于成本高低。“5 纳米的成本必须控制在一定的范围之内，”IBM 的一名研究员 Bruce Doris 表示。“5 纳米必须具备一定的成本优势，否则，实现 5 纳米并没有多大意义。”
解决方案
同时，如果半导体行业最终将迎来 5nm 时代，下一个问题就是：适用于 5 纳米的最佳晶体管技术是哪种？这个问题现在依然没有定论。“我们正在审查多种选择”，三星公司的 Rodder 表示。“有多种选择，每种选择都有一些问题。”
纳米线 FET 或者围栅 FET 不再是唯一的选项了，现在，越来越高的工艺专家试图将 FinFET 扩展到 5 纳米。
IBM 的 Doris 就是其中一员。他认为相比于纳米线 FET，FinFET 晶体管技术才是 5nm 的更好选择。在 FinFET 中，电流控制是通过对鳍片的三端都实施门控实现的。
还有另外一些人是出于其他的理由要延长 FinFET 的生命。业界在 finFET 技术的开发上已经投入了数十亿美金巨资，包括 EDA 工具、工艺技术和代工厂设备。为了获得投资回报，这些人希望 finFET 尽可能服役更长的时间。
“如果由我负责 5nm 的技术图景，我会告诉工程师们，‘瞧，我们已经把 FinFET 做到了 14 纳米、10 纳米，接下来可能做到 7 纳米’”Doris 说道。“然后我会说服每个人，看看我们能否把 FinFET 推进到下一个工艺节点，我需要实现 5nm 的 FinFET。”
然而，将 FinFET 缩放到 5 纳米是一个极其困难的任务。例如，根据 IBM 的假设推算，7 纳米 FinFET 的栅极长度预计将达 12 纳米到 18 纳米，栅极间距为 45 纳米到 55 纳米。这样，鳍宽将为 6 纳米，接触聚节距为 44 纳米。
相较之下，根据 IBM 的标准，5 纳米 FinFET 的栅极长度将为 9 纳米，栅极间距为 35 纳米，接触聚节距为 30 纳米。这样，鳍宽将为 5 纳米，理论上这就是该结构的物理极限。
想要延长 FinFET 的技术寿命，芯片制造商需要做出一些创新，比如更高的鳍片和新型的沟道材料。更高的鳍片能输出更大的电流，从而能产生更低功耗、速度更快的芯片。
但是，正如鳍片宽度一样，鳍片的高度同样也有一些极限。“业界对鳍片高度比较乐观，”GlobalFoundries 的 Banna 声称。“除此之外，鳍片增高不会带来其它的优势。”
诸如 III-V 和锗这些新型沟道材料，可以提高器件内的沟道迁移率。“III-V 和锗会导致更高的关断状态泄露电流，从而会增加静态功耗。”Banna 说。
出于这样或那样的原因，芯片制造商们也在寻求适用于 5 纳米的替代性晶体管技术 - 纳米线 FET 或围栅 FET。纳米线 FET 从 FinFET 演化而来，可行性看似不错。
例如，在 IEDM 最近发表的一篇文章中，英特尔描述了一种栅极长度为 13 纳米、鳍片宽度为 4.7 纳米的纳米线 FET。同时，还测试了各种沟道材料，证明了 III-V 和锗各有优势。
“我们的研究表明，当寻求最低的驱动电流和功耗而不是延迟时，纳米线应该使用锗 NMOS 和锗 PMOS，”英特尔公司的一名高级工艺工程师 Raseong Kim 表示。“当寻求最低的电容和电源时，纳米线应该使用 II-VNMOS 和锗 PMOS。”
总而言之，纳米线 FET 具备一定的优势。“围栅技术是迈向 5nm 时代的一条可行路径。”应用材料公司的战略规划部门高级主管 Michael Chudzik 表示。“它增加了栅极占位面积，从而能够更有效地关断器件。”
纳米线 FET 技术也存在一些挑战。“电容是围栅技术的头号难题。不像 FinFET 那样，纳米线架构会在栅极和源级 - 漏极之间额外增加电容，”Chudzik 声称。“而且，当在一个硅表面光刻纳米线时，你需要把它置于关断状态，因为它本身就是一个寄生性的晶体管。围栅 FET 中的电容问题要比 FinFET 迫切。”
进一步缩小晶体管的尺寸并不是唯一的出路。实际上，还有一些技术路径寻求让晶体管垂直化。一种选择是选用 2.5D 堆叠管芯，这种技术目前正如火如荼，另一种选择时采用 3D 方案。
分析师称，如果仅仅考虑成本问题，2.5D/3D 堆叠管芯和传统的 7nm 芯片在晶体管成本上大致相当，到了 5 纳米时，2.5D/3D 将会带来 15%到 20%的成本优势。
对 2.5D/3D 堆叠管芯而言，成本并不是唯一的考量因素。“有人说，成本是 2.5D/3D 堆叠管芯技术的驱动力，”KLA-Tencor 的高级技术经理 PrashantAji 说。“但我认为，2.5D/3D 带来的功能提升才是其发展的动力所在。”
半导体业界也在考虑其它技术选项。例如，类似于 2.5D 的扇出型封装。还有 Intel 的嵌入式多管芯互联桥接（EMIB）技术，相比于内插器而言成本更低。“随着摩尔定律的放缓，现在越来越流行的流行语变成了‘超越摩尔定律’和物联网。这些东西的背后都少不了先进封装技术的支持。“KLA-Tencor 的 Aji 说。
