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一、硅基光子芯片发展背景
硅基光子集成技术成为近二十年来的研究热点，并被国际上公认为“21世纪的微电子技术”。随着光技术的不断演进，光学系统的功能越来越复杂，规模不断增大。基于分立光学器件的传统光学系统的组装与校调难度越来越高，局限性日益体现。
为了提升系统的稳定性，降低系统的尺寸、成本以及功耗，研究人员借鉴日趋成熟的集成电路的设计思路，在1969年提出了集成光路的概念。所谓集成光路就是将各种功能的光学器件包括光源、耦合器、调制器、探测器等集成到同一个衬底上，并由集成光波导连接形成一个具有更高级功能的光学系统。
由于不同的材料具有不同的光学特性，为了能最大程度地提升集成光路的性能，研究人员们尝试了多种不同的基底材料方案，如IV族材料硅Si、二氧化硅SiO2、氮化硅SiNx，III-V族材料InP、铟镓砷磷 InGaAsP、铝砷镓 AlAsGa，以及其他新型材料如铌酸锂LiNbO3和各类聚合物材料等。相较于其他材料体系光子集成芯片，硅基光子集成芯片具有以下几点优势：首先，硅与二氧化硅的相对折射率差非常大，因此SOI平台上的光学器件对光场的限制作用非常强，单个器件的尺寸以及波导的弯曲半径等都可以做的非常小，有利于大规模集成。其次，硅在地球上储量丰富，且硅基光子集成芯片的制作工艺与集成电路中所采用的互补金属氧化物半导体（Complementary metal-oxide semiconductor, CMOS）工艺相兼容，具有成本低、可大规模批量生产的优势。硅基光子集成芯片的典型示意图如下：
芯片的整体为一个“硅-二氧化硅-硅”的三明治结构。其中底层硅又被称为衬底（Substrate）用于支撑整个芯片，厚度一般为数百微米。顶层硅用于制作光学器件，厚度一般为几百纳米。夹在中间的掩埋二氧化硅层（Buried oxide，BOX）用于对器件和衬底进行隔离，避免器件中的光场泄露到衬底中，厚度一般为几微米。
为了对顶层硅的光学器件进行保护，避免其被空气氧化，硅基芯片常常会在顶层硅的上方再生长一层二氧化硅上包层。通过上述结构，硅基光子集成芯片能够实现各种的无源器件如波导、定向耦合器 （Directional coupler, DC）、多模干涉器（Multimode interferometer，MMI）、 Y分支、偏振分束/合束器（Polarization beam splitter/combiner，PBS/PBC）、 偏振旋转器（Polarization rotator，PR）、模式复用器等等，而有源器件部分如调制器、探测器等还需要额外对波导掺杂形成p-n结以及生长锗材料等工序。近年来，在SOI平台上生长氮化硅的技术也逐渐成熟，SOI与其他材料平台的结合也越来越密切。
二、基于SOI的硅基光电器件的制备
对于Ge-on-Si APD 等半导体硅基光电器件，在器件的设计和所涉及的工艺都需要满足工艺规范的要求。如下图是工艺规范中最常用的工艺流程，它简洁的说明了工艺设计中的主要步骤，以及各个掺杂层的分布。
SOI表示的是绝缘衬底上的Si，该技术是在顶层硅和背衬底Si之间引入了一层埋氧化层SiO2。最底层是一层高电阻率的Si衬底，然后是高绝缘性的SiO2层，随后一般生长有220nm的单晶Si层。采用的是Top Si 的技术，对顶部Si进行掺杂和外延的操作。在工艺中可以对单晶Si材料进行刻蚀，用于形成不同类型的波导以及具有台阶的脊型器件结构。在标准工艺中刻蚀的高度是固定的，只可以进行部分刻蚀（70nm、130nm）或者是220nm的全刻蚀等，除刻蚀外，还可以对220nm硅材料层进行不同类型及浓度级别的掺杂，在标准工艺中有N++、N+、N、P、P+、P++等不同类别掺杂标准，除了形成高掺杂电极接触层具有固定的掺杂浓度之外，对于N+、N、P、P+这类形成电荷区或者高掺杂拓展区的掺杂而言，尺寸和浓度通常有一定的范围和工艺极限。在220nm硅上，还可以进行 Ge 材料的外延生长，对于波导器件生长厚度通常在500nm，对于表面入射的器件生长的厚度一般在720nm。对于外延生长获得的Ge材料需要一定的外延面积和厚度，来保证其具有高质量的Ge。对于外延的Ge材料一般只可以进行电极接触层级别的掺杂，一般为N+、P+两种，用于形成电极接触区。对于有源器件而言，还需要在TOP Si上的SiO2的绝缘层中形成通孔后使用W、Al、Cu等金属进行填充，用于形成电极。在器件的设计中需要灵活的运用掺杂和Si区具有的分块掺杂特性，以及Ge的选择性外延生长的灵活性。从而完成对高性能硅基器件的设计和制备。
Ge-on-Si光电器件设计的详细流程如上图所示，首先在Top Si上进行分块区域掺杂。形成光电器件Si中各个掺杂层的分布如图1所示，然后在掺杂的 Si 区域中选区外延Ge，并且再淀积一层SiO2，通过刻蚀掉部分SiO2形成与Si 中电极接触层的通孔，并用进行第一次金属进行填充，如图2所示。后续还需要进行第二次SiO2沉积然后刻蚀形成通孔，再进行第二次金属填充，如图3所示。后续还有形成金属接触电极抛光等工艺步骤，就可以完成 Ge-on-Si 光电探测器的工艺制备。
三、硅基器件波导结构制备流程
硅基光子集成器件的制备工艺能够兼容CMOS工艺，其中硅波导的制作流程如下图所示，具体包括：旋转涂胶、光刻、显影定影、刻蚀、去胶和包层沉积。
在制备流程开始之前，首先要对SOI基片进行清洗，以确保硅片表面洁净无杂质。在基片烘干后便可开始进行第一步的旋转涂胶工艺。利用匀胶机进行旋转离心，将光刻胶均匀地旋涂在硅片表面。随后进入光刻步骤，将设计的波导形状转移到光刻胶上，常用的方式包括电子束光刻（Electron Beam Lithography， EBL）和深紫外（Deep ultraviolet，DUV）光刻两种方式。
其中电子束曝光主要是利用电子束对光刻胶按照设计的版图逐点扫描，具有高精度、低速率的特点，适合小尺寸、具有精密结构的器件加工。而后者利用绘制有波导结构的光学掩模版，直接将光学结构的图案投影到光刻胶上进行曝光。该方法精度不如EBL，但是效率高、成本低，更加适合商业的大规模生产。在光刻完成后，光刻胶的特性受到曝光的影响，将会溶解于显影液。因此显影定影后，波导结构仍然被光刻胶保护，光刻胶被溶解的区域的硅层将被暴露。
利用感应耦合等离子体刻蚀法（Inductively coupled plasma，ICP），可以将暴露的硅层进行刻蚀。在刻蚀结束后，利用去胶液将波导表面的光刻胶清洗干净，此时硅波导的芯层部分已经制作完成。
更进一步地，利用等离子体增强的化学气象沉积法（Plasma enhanced chemical vapor deposition，PECVD），可以在芯片上沉积二氧化硅包层，完成硅基波导部分的制作。在波导结构的基础上，通过在二氧化硅包层上进一步生长氮化钛TiN 电极，就可以完成热移相器的制作，其具体制作流程如下图所示：
再次利用匀胶机在二氧化硅表面涂抹光刻胶，并通过光刻和显影定影暴露出二氧化硅上需要生长金属电极的位置。利用电子束蒸发或磁控溅射生长TiN。最终，将蒸镀后的芯片置于丙酮中即可完成多余的光刻胶以及金属的剥离，完成金属电极的生长（热移相器的制作）。
四、硅基集成芯片行业发展状况
硅基光子集成芯片在这个“电算光传”的数据爆炸的信息时代备受关注，硅基光子学也因此成为了学术界与工业界的研究焦点。在微电子和光通信产业的共同推动下，硅基光子芯片迅速从科学研究走向了商用化。2007年Luxtera公司率先发布了世界首款用于基于硅基光子集成芯片的有源光缆（Active optical cable, AOC）实现了传输速率40Gb/s，传输距离300米的光互连；2014年Acacia公司发布了首个可用于城域网互连100 Gb/s硅光相干收发模块；2019年Intel发布了400Gb/s硅光收发模块；2020年阿里巴巴、海信等部分国内企业也相继展示了自主研发的400Gb/s硅光模块样机。硅基光子集成芯片在数据中心和光互连方面起到了重要作用，有效地解决了海量数据交换的问题。
目前，全球在硅光产业布局的企业越来越多，从研发设计、晶圆供应、加工制作、到产品发布的供应链逐渐形成，产业的发展越来越成熟，规模越来越大。Yole公司预测硅光裸片市场将在2026年突破10亿美元，并且除了现有的光通信、光互联产业，一些新兴的产业比如激光雷达、传感、光学陀螺、量子计算等也已经开始涌现。
参考文献：
(1)彭茂荣 2024年半导体产业发展议题[C].(2)刘巍 硅基可重构器件及其在光通信中的应用研究[D].(3)章琼琼 基于单光子探测的光通信技术研究[D].(4)朱明月 面向城域数据中心之间光互联的高速光纤传输系统研究[D].(5)李玉 面向光通信应用的近红外雪崩光电探测器芯片的研究[D].(6)袁纬方 面向数据中心应用的集成微透镜光探测器芯片研究[D].(7)李雨轩 新型锗硅光电探测器的研制[D].(8)刘小斌 新型锗硅雪崩光电二极管芯片的研制[D].
