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近几年芯片市场像是过山车一样，19年左右的爆火，芯片企业犹如雨后春笋一样络绎不绝，经过这两年后，芯片行业变成了风险行业，不少企业欠薪，裁员。
对IC从业者和芯片行业的猎头来说，了解整个IC设计流程以及各个阶段做的事情很重要，包括行业内的专有名词也需要知道一些，所以详细的梳理一下芯片设计各个阶段的东西。篇幅较长，一定要收藏下来，随时可以看。
1、名称解释
首先我们先将工作中和圈里人常说的名词解释一下
TPU：Tensor Processing Unit，张量处理单元，是通过了专门深度机器学习训练的定制芯片，计算效能较高。
BPU：Brain Processing Unit，基于高斯架构、伯努利架构及贝叶斯架构的嵌入式人工智能芯片。
NPU：Neural Network Processing Unit，嵌入式神经网络处理器。NPU 采用“数据驱动并行计算”架构，擅长处理视频、图像类海量多媒体数据。
DPU：Data Processing Unit，以数据为中心构造的专用处理器，采用软件定义技术路线支撑基础设施层资源虚拟化，支持存储、安全、服务质量管理等基础设施层服务。
VPU：Vision Processing Unit，视频处理单元，是视频处理平台核心引擎，具有硬解码功能以及减少 CPU 负荷、减少网络带宽消耗等优点。
逻辑单元：ASIC 器件内部用于完成用户逻辑的最小单元。每单位逻辑单元由寄存器、进位链、寄存器及连接链构成。
门阵列：半导体厂商在硅片上形成基本单元的逻辑门母板，并基于母版按用户特定需求设计电路布局的半客户定制品芯片，可分为有信道和无信道两种
与门：逻辑“与”电路，是执行“与”运算的基本逻辑门电路。与门有多个输入端，一7 此文件为内部工作稿，仅供内部使用 报告编码[19RI0702] 个输出端。当所有输入同时为高电平（逻辑 1）时，输出才为高电平，否则输出为低电平（逻辑 0）。
或门：逻辑“或”电路。或门有多个输入端，一个输出端，只要输入中有一个为高电平时（逻辑 1），输出就为高电平（逻辑 1）。只有当所有的输入全为低电平（逻辑 0）时，输出才为低电平（逻辑 0）。
PLD：Programmable Logic Device，可编程逻辑器件，一种通用集成电路，其逻辑功可按照用户对器件编程来确定。
标准单元库：包含组合逻辑、时序逻辑、功能单元和特殊类型单元的集合，是集成电路芯片后端设计过程中的基础部分。
时钟电路：像时钟一样准确运动的振荡电路，多由晶体振荡器、晶震控制芯片和电容组成，可保证任何电路工作按时间顺序进行。
边缘计算：在靠近物或数据源头的一侧，采用网络、计算、存储、应用核心能力为一体的开放平台，就近提供最近端服务。
IP 核：Intellectual Property Core，知识产权核或知识产权模块，是集成电路可重用设计方法学中针对芯片设计的可重用模组。IP 分为软 IP、固 IP 和硬 IP，软 IP 是用Verilog、VHDL 等硬件描述语言的功能块，不涉及具体电路元件，固 IP 是综合功能块，硬 IP 用来提供设计最终阶段产品“掩膜”。
流片：集成电路“试生产”流程。集成电路设计完成后，厂商进行小规模生产测试，并于测试通过后按既有电路设计进行大规模生产。
深度学习：一种机器学习算法，学习样本数据的内在规律和表示层次，最终目标是让机器像人一样具有分析学习能力，能够识别文字、图像和声音等数据。
摩尔定律：价格不变时，集成电路上可容纳的元器件数目，约每隔 18 至 24 个月增加一倍，性能提升一倍。该定律揭示了信息技术进步的速度。
串行运算：一种一次只执行一个指令的算法。多个程序在同一处理器上执行，仅在当前计算指令执行结束后，下一个计算指令才可开始运行。
并行运算：一种一次执行多个指令的算法，目的是提高计算速度。并行运算通过扩大问题求解规模解决大型复杂计算问题。
裸片：加工厂初步产出芯片，只具备用于封装的压焊点，不可直接应用于实际电路中。
算力：计算机能够完成一个数学程序的速度，如接收任何一组信息，并将其转换成字母和特定长度数字的速度。
功耗比：一种测量计算机系统结构或电脑硬件能量转换效率的方法。
EDA：Electronics Design Automation，以计算机为工具，设计者在软件平台上用硬件描述语言 VerilogHDL 完成设计文件，再由计算机自动完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对特定目标芯片完成适配编译、逻辑映射和编程下载等工作。
晶圆良率：在集成电路制造中，完成所有工艺步骤后测试合格的芯片数量与整片晶圆上有效芯片数量的比值。
光罩：制作集成电路过程中，利用光蚀刻技术，将电路图型复制于半导体晶圆上的工作原理。光罩原理与冲洗照片时利用底片将影像复制至相片的原理类似。
DDR：双倍速率同步动态随机存储器，是具有双倍数据传输率的 SDRAM，其数据传输速度为系统时钟频率两倍，传输性能优于传统 SDRAM。
SDRAM：Synchronous Dynamic Random Access Memory，同步动态随机存取内存，设有一个同步接口，接口在响应控制输入前等待时钟信号，以达到存储与计算机系统总线同步运行效果。
模组：包括多个集成电路、半导体管芯、其他分立元件并置于统一衬底上的单个大型集成电路组件。
程序算法：对特定问题进行求解的有限序列指令，每条指令完成一个或多个操作。
NP 架构：专门为网络设备处理网络流量而设计的处理器，其体系结构和指令集对防火墙常用包过滤、转发等算法和操作均进行专门优化，可高效完成 IP 栈常用操作，并对网络流量进行快速并发处理。
DSP：Digital Signal Processor，以数字信号处理大量信息的特殊微处理器，可将事物运动变化转变为数字串，并通过计算方法从中提取有效信息，以满足实际应用需求。
模数转换：模拟信号向数字信号转换，转换所得信号可用软件进行处理，转换过程通过转换器（ADC）实现。
PCB：Printed Circuit Board，采用电子印刷术制作的电路板，是电子元器件支撑体和连接载体
Tops/W：1W 功耗情况下处理器运算能力性能指标，代表每秒每瓦万亿次计算量。
2、如何设计一颗数字芯片呢？
了解上面的名词解释之后，我们正式进入到芯片设计的部分，主要讲述芯片从设计到流片的各个阶段都干了什么事情，以及用到的主要工具。
为了更直观的理解IC设计流程，我用生活中熟悉的例子-盖房子的过程，来形象的理解设计芯片过程。现在，我们开始盖房子首先，我们需要明确房子的用途，是要盖豪华的大别墅，还是盖经济的商品房，或是盖廉价的出租房等确定好盖什么类型的房子之后，我们需要对房子进行整体方案进行设计，包括房子的面积、成本、地理位置等等。
接下来就要进一步设计，房子的结构特征，有几层楼，有多少间房，每个房间的位置，房间的格局是什么样的，厨房、卫生间的位置。我们先称之为架构设计，一般也是总设计师干的。
整体架构方案确定好了之后，需要对每个房间进一步设计实现，厨房和卫生间格局肯定是不一样的，功能也不同，每个小房间的设计，我们先称为单元设计，这些一般都是一些设计工程师干的。房间在设计过程中，需要随时检查是不是和最初计划方案一致，功能是否达到，不能方案要求厨房需要4个插座，结果设计完只有2个插座，卫生间要求马桶，设计出来是个蹲坑。
每个房间的设计都是一边设计一边检查，确保和设计的方案一致，我们称为验证，由检测工程师干。每个房间、每个模块都弄完了之后，还需要把各个房间连接到一块看是否没有问题，比如每个房间门是否正常，不能每个房间综合起来一看，相互不通；每个房间的电线是不是都正常通路，不能一通电，有一个房间没电。当然，希望的结果是所有功能都没有问题，使用了最少的电线连接了所有的屋子，这块我们先将其称为综合。
当以上的设计都完成且没有问题之后，就会得到一个房屋设计图，假设我们需要将房屋图纸再交给专门做模型设计的公司，也就是把前面图上的东西换成特定元件。打个比方，图纸上的插座图标，用特指插座的元件代替，把房屋图纸上每个房间的东西都用特定的元件代替(建筑公司能看懂的元件图标），全部完成之后，就会得到一个建筑公司需要的文件，他们只需要按照这个文件开始建造房子就好了。
盖房子就先讲到这里，那我们根据建房子的例子，梳理一下芯片设计的过程。
3、数字ic设计流程
首先，我们需要确定芯片的类型，以及他的主要用途，是设计擅长图像处理的GPU芯片，还是设计训练、推理的AI芯片，或是设计服务器芯片等。
类比上面盖房子的过程，将数字芯片设计分为五大步骤：1）系统的行为级设计，确定芯片的功能、性能指标（包括芯片面积、成本等）2）结构设计，根据芯片的特点，将其划分为多个接口清晰、功能相对独立的子模块3）逻辑设计，采用规则结构来实现，或者利用已验证的逻辑单元4）电路级设计，得到可靠的电路图，5）将电路图转换为物理版图。具体而言，我们把芯片设计分为前端设计（也称逻辑设计）和后端设计（也称物理设计）
前端设计阶段
1、规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、整体架构及功能模块划分
确定芯片规格并做好总体架构设计方案，包括系统功能、性能、物理尺寸、设计模式、制造工艺等，根据客户提出的规格要求，做出具体的设计方案和实现架构，划分模块功能，以下面的SoC芯片的架构为例，需要设计整体架构方案。这里就涉及到一个岗位(芯片设计架构师)
3、逻辑设计
将系统功能结构化，通常是使用Verilog、System Verilog 等硬件描述语句写RTL（寄存器传输级）代码，完成相关设计规范的代码编写，并保证代码的可综合、可读性，同时还需要考虑相关模块的复用性。这里涉及的岗位是-前端设计工程师
RTL代码图
4、仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。这里的仿真也称为前仿真。 这里涉及的岗位是-验证工程师
5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表netlist。
使用芯片制造商提供的标准电路单元加上时间约束（Timing Constraints）等条件，完成综合出来的电路在面积，时序等目标参数上达到的标准。
逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。该步骤中，通常还会插入DFT、clock gating等。
从芯片生产的角度来看，在该步骤之前，所有的工作都可近似看做一个虚拟性的，与现实无关。而从逻辑综合起，后续所有的工作都将与工艺的物理特性、电特性等息息相关。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
工具：DesignCompiler、RTL Compiler
从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路和标准延时文件netlist；
后端设计流程
1、DFT Design For Test，可测性设计
DFT一般是个单独的岗位，根据公司情况不同，放到前后端都可以，这里为了方便理解，就放到后端来讲。
DFT的目的就是在设计的时候就考虑将来的测试。常见方法就是，在设计中插入scan chain, 插入Mbist, 插入Lbist, 生成ATPG pattern, 故障诊断，DFT 工程师像老中医插入、观察、诊断。
工具Synopsys的DFT Compiler，还有Cadence的Moduls。
2、STA
Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。 这里涉及到的岗位有STA工程师
STA工具有Synopsys的Prime Time，还有Cadence的tempus。
3、形式验证
这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的RTL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先RTL描述的电路功能。
形式验证工具有Synopsys的Formality，还有Cadence的Conformal。
4、布局规划(FloorPlan)
布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。
工具为Synopsys的Astro，现在为ICC/ICC2。
5、CTS
Clock Tree Synthesis， 时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。
CTS工具，Synopsys的Physical Compiler，现在为ICC/ICC2。
6、布线(Place & Route)
这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的7m工艺，或者说5nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
工具Synopsys的Astro，现在为ICC/ICC2。
7、寄生参数提取
由于导线本身存在的电阻，相邻导线之间的互感， 耦合电容在芯片内部会产生信号噪声， 串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。
工具Synopsys的Star-RCXT 。
8、版图物理验证
对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如：
LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；
DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求，；
ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气，电迁移EMC规则违例等等。
工具为Synopsys的Hercules 。
后端物理设计的结果就是得到GDS II文件
物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
上面详细介绍了一下芯片设计的各个阶段，每个阶段也能看到需要用到各种工具，其中最重要的工具就是EDA工具了，这也是中国芯片设计被卡脖子的主要环节
EDA 电子设计自动化技术是指包括电路系统设计、系统仿真、设计综合、PCB版图设计和制版的一整套自动化流程。
根据 EDA 工具的应用场景不同，可以将 EDA 工具分为数字设计类、模拟设计类、晶圆制造类、封装类、系统类等五大类，其中系统类又可以细分为 PCB、平板显示设计工具、系统仿真及原型验证和 CPLD/FPGA设计工具等。本文主要讲述数字IC设计。
数字设计类工具主要是面向数字芯片设计的工具，是一系列流程化点工具的集合，包括功能和指标定义、架构设计、RTL 编辑、功能仿真、逻辑综合、静态时序仿真（Static Timing Analysis，STA）、形式验证等工具。
上面已经把芯片设计的整个过程详细讲完了，下面把EDA工具在芯片设计各个阶段使用的主流工具展示一下，如下图：
芯片设计流程及电路结构变化图
数字芯片设计主流 EDA 工具
4、宏观再看IC设计
在半导体行业中，芯片设计公司无疑是行业产业链的上游业态。据统计，中国目前芯片设计公司大约有超过 2000 家左右，这 2000 家左右的芯片设计企业，营业收入超过 1 亿元的不足 100 家，有超过 90% 处于初创期。每一颗芯片设计研发过程是一个需要 2 到 3 年技术积累和自我迭代的漫长过程。对于芯片设计企业或团队来说，需要五个内部的或外部的技术支持角色，给予芯片设计团队专业的和长期的技术支持，这种支持将伴随整个芯片的开发和迭代过程。
IP 资源库以及技术支持
IP 的初期投入很高，主要包括IP 的研发投入（包括芯片设计的人力成本，IT/CAD 系统及 EDA 费用等）、为了验证 IP 功能与性能的投入（包括芯片代工厂的流片与 IP 的测试费用等），以及拓展市场的商务投入。
IP 业务的收入主要包括：授权金（license fee）与版税（royalty）两个部分。授权金一般在 IP 授权确定时预先支付，版税在使用 IP 的芯片设计公司项目量产时收取，一般按照加工晶圆价格的一定百分比收取。
IP 业务前期研发投入大，验证周期长，客户定制化需求多，研发阶段结束后由于 IP 市场竞争的关系价格端也会遭遇类似摩尔定律的价格下降，导致如果 IP 不能尽快多次出售，可能无法覆盖研发成本的被动局面。这将进一步导致没有足够的投入到新的 IP 研发中，造成 IP 业务的恶性循环。从投入产出比的角度来看，如果 IP 研发出来后不能够多次复用或者从客户的成功量产中获得一部分的版税（royalty）收益，从商务模式上看确实是一门难做的生意。
相比于整个芯片销售来说，IP 的营业额也相对有限，这也是国内资本市场对 IP 业务投入比较谨慎的一个原因。因此，如果想要 IP 行业能够良性快速发展，必须从商务上确保研发出的 IP 能够被多次授权使用，并能够从客户芯片成功量产中产生版税收益。纵观整个 IP 市场，ARM 一家就占据了近一半的市场份额，究其原因除了ARM IP 本身的产品力之外，商务上能够很好的复用并有持续不断的版税收入起到了关键作用。
工艺库资源以及技术支持
工艺库文件是连接晶圆厂同芯片设计公司以及 EDA 供应商之间最主要的桥梁和媒介，是 Foundry 晶圆厂为客户提供的最基础设计文件和数据支持。
工艺库文件是晶圆厂根据本身工艺能力 , 技术节点及所专注的不同晶圆产品的特色，在通过公司内部所有相关技术部门经过多年不断的工艺数据收集验证而总结出来的，所以工艺库文件是晶圆厂的技术精华和服务客户关键核心。
通常晶圆厂为客户提供基础工艺库文件为 PDK (Process Design Kit) , 而 PDK 一般会包含 “Pcell (Parameterized Cell, 参数化单元 )，Layout Techfifiles, Spice Models, 及 PV Rule ( 物理验证规则 ) 文件（DR / DRC / LVS, Parasitic Extraction）” 等各种文件，PDK 是晶圆厂用本生的语言所定义的能反应Foundry 各种工艺的文档资料；正是由于 PDK 及相关设计文件的重要性，所以 Design House 如何能及时向 Foundry 申请并得到正确的设计文件对设计公司开展新的芯片项目设计就十分关键了。
对于晶圆厂，因为 PDK 及相关设计文件代表 Foundry 的技术核心所在，目前各不同Foundry 在先进技术节点的技术竞争又十分激烈，所以晶圆厂对本身的设计文件的管控都有十分严格的规定和完善复杂的审批流程，这也导致中小型的设计公司往往需要经过较为繁琐的申请手续才能够得到晶圆厂提供的完整设计文件。
EDA 资源以及技术支持
EDA，即电子设计自动化（Electronics Design Automation），一般来说，EDA 设计工具的形态是一套计算机软件。EDA 产业是集成电路设计产业的最上游，也是整个电子信息产业的基石之一。集成电路的设计离不开 EDA 工具，如果说芯片是子弹，是粮食的话，那么芯片 EDA 工具则是制造子弹，加工粮食的工具，其重要性可见一斑。
EDA 工具的产业规模并不大，2018 年全球 EDA 市场规模仅有 97.15 亿美元而已，相对于几千亿美金的集成电路产业来说占比不到 5%。但在目前，EDA 产业是一个非常明显的寡头垄断结构。最大的三家 EDA 供应商——Synopsys，Cadence 和 Mentor（已被西门子收购）的市场占有率达到了 60% 以上。而在集成电路设计领域，三家大厂的市场占有率就更高了。前 3 家 EDA 公 司（Synopsys、Cadence 及 Mentor）垄断了国内芯片设计 95% 以上的市场，他们能给客户提供完整的前后端技术解决方案。所以，EDA 对集成电路产业具有“卡脖子”的战略地位，如果这三家大厂对某个集成电路供应商关闭工具供应的话，那同直接下手“掐死”这个供应商是没什么两样的。这两年的中兴、华为事件，我们都看到三大 EDA 公司一旦对国产芯片公司断供带来的长远影响。
当前国家大力发展芯片产业也给国内 EDA 公司带来了新的机遇，我们看到机会点主要来自于以下几个方面：
国内芯片设计公司对于国产 EDA 的接受度更高，尤其是在中兴、华为事件之后，国产芯片供应商都看到了打造自主可控供应链的重要性，在 EDA 这一卡脖子的环节，积极试用和购买国产 EDA 工具，加速产品的迭代和升级，将极大地促进本土 EDA 工具和生态的发展
国家层面认识到 EDA 工具的重要性，在资金和人才政策上予以了倾斜，以及投资机构对这一集成电路细分领域的关注和资金流入
云端软件和服务的趋势对于国产 EDA 生态的促进，一是软件按照服务的时间长短和调用的 License 数量收费，对于客户可以节省 EDA 的购买费用，国产 EDA 供应商针对新市场需求的销售策略更加灵活弹性；二是提供 EDA 云服务也能有效的防止软件盗版的发生，推进了软件的正版化
CAD 技术支持
CAD 服务是连接芯片设计工作和 IT 基础架构重要环节。CAD 管理工作的目标是为了通过在合理的 IT 基础架构上，优化 CAD 体系中的六大板块，以提供芯片设计工作得以高效顺利进行的管理体系。
CAD 管理与 IT 基础架构服务以及设计团队的关系如下图所示：
IT 技术支持
半导体行业的 IT 基础架构，相对于大 IT 行业来说，还是一个相对封闭和技术相对保守的细分子行业。大 IT 行业的发展规律对于细分子行业的 IT 技术发展，是有着引领性的作用的。
随着云计算技术的快速发展，以及半导体行业也从封闭转向半开放，国外一些大的半导体公司开始率先尝试利用混合云方式来优化成本和提高 IT 敏捷运维能力。半导体行业的 IT 基础架构，目前仍然以私有化部署数据中心的方式为主，典型技术范围包括：网络技术、安全技术、虚拟化技术、高性能计算技术。
5、热门岗位解读
下面把涉及到的关键岗位分析一下，就能知道我们需要具备什么知识结构了，以某公司的岗位jd为例
SOC架构设计（ARM）
职位描述
1、负责SOC芯片的系统架构设计；
2、负责协调验证组完成芯片的功能验证；
3、负责推进项目整体工作，协调设计、验证以及后端团队；按照项目计划整体推进项目工作，确保项目按计划执行；
职位要求
1、计算机、电子工程类本科以上7年工作经验，或硕士以上5年工作经验；
2、5年以上芯片架构和设计经验，深入了解一个或多个SOC模块；
3、具备软件编程能力（C/C++，python），熟悉Linux Kernel和系统软件.；
4、熟悉常用benchmark和分析方法优先；
能力分析：
首先需要人选有5年以上的芯片架构和设计经验，一颗芯片，性能的60% 取决于架构师，在国内好的架构师不超过三位数，极好的架构师不超过两位数，架构师是芯片灵魂的缔造者，是食物链的最顶端，是牛逼闪闪的存在，架构敲定了之后，大量的算法工程师跟上，对于协议规定的每个点，都要选择适当的算法，用C/C++ 做精确模拟仿真，要确保功能、精度、效率、吞吐量等指标，Matlab 跟GCC 应该是他们使用最多的工具。
SOC前端设计
职位描述
1、根据芯片总体设计要求进行IP模块前端详细设计；
2、根据模块规格要求，与软件确定软硬件划分，完成数字电路模块 （包括DFT）RTL设计，包括电路综合、时序检查 （timing check）、功能验证，formal verification， 仿真等；
3、成模块级功耗，面积，性能分析；
4、 给后端设计提供必要的支持。在后端设计完成后进行后仿 （post layout simulation）；5、参与芯片测试和调试。
职位要求
1、电子、微电子，计算机等相关专业本科5年，硕士研究生或以上3年工作经验；
2、数字集成电路前端RTL设计相关经验；熟悉Verilog/SystemVerilog等编程工具；
3、熟悉ARMV8系统架构；有开发64位ARMSOC的经验；
4、熟悉数字IC设计流程，熟练掌握Synopsys/Cadence/Mentor等EDA工具；
5、了解DV/SV/UVM验证方法学；
能力分析：
总体来说就是使用Verilog/SystemVerilog等写RTL代码，实现逻辑功能，同时要求写代码的过程中，具有极强的大局观，能够在书写Verilog，描述逻辑功能的同时，还能够兼顾逻辑综合、STA、P&R、DFX、功耗分析等多方面因素，最终提供一份赏心悦目的RTL代码
SOC验证工程师
职位描述
1、搭建验证UVM环境熟悉自动化和可重复使用的开发环境；
2、熟悉并执行针对覆盖目标的测试计划熟悉性能验证，功耗感知仿真，RTL/FW协同仿真和GTL仿真；
3、能够协助设计人员debug设计缺陷，熟练分析验证模块，改善和完善验证流程；
职位要求
1、电子、微电子，计算机等相关专业本科5年，硕士研究生或以上3年工作经验；
2、深入了解UVM，系统Verilog，Makefile，Perl，Python和C/C++；
3、深入了解RISC-V/ARM处理器架构和AMBA4/5协议；
4、具有CXL和CCIX等芯片互连协议的经验优先；
能力分析：
这个岗位很容易理解，就是通过大量的仿真，发现电路设计过程中的bug，检查功能是否达到，需要熟悉UVM的方法学。因为芯片设计制造成本昂贵，所以验证工程师是IC设计中需求量最大的岗位，这个阶段会占用大量的时间，数以月计。
后端设计工程师
职位描述
1、CPU/ASIC 芯片，从Netlist到GDSII，包括APR以及PV/STA/IR等Signoff工作；
2、作为接口人，参与芯片的流片，量产，封测，质量管控等工作；
3、潜在项目的早期评估，规划和立项准备。
职位要求
1、本科学位以上，微电子/计算机等相关专业毕业，超过3年以上的芯片后端项目经验 ;
2、具备熟练的脚本技能（例如TCL，Perl，Python等) ;
3、熟练使用主流的后端工具，并且掌握基本的后端概念 ;
能力分析：
数字后端工程师是将门级网表转换成标准的GDS文件，前端保证功能正确，后端保证芯片的实现正确。
后端会分为很多的角色，一般来说，数字后端按岗位类别可以分为：逻辑综合，布局布线physical design，静态时序分析（STA），功耗分析Power analysis，物理验证physical verification等岗位。上面岗位jd可以看到需要熟悉从netlist到GDSII，并且需要熟悉主流的EDA工具，因为后端主要就是靠EDA工具进行物理实现。
到这里，这篇文章就结束了，如果对更多IC行业感兴趣，欢迎关注、点赞！有关注市场机会的，加微信沟通交流，国内主流芯片公司招聘岗位均有涉及！！！
