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SK海力士计划明年量产的HBM4（第6代高带宽存储器）正在陆续揭晓。SK海力士计划将HBM DRAM新产品的供应周期从2年加快至1年，并与台积电合作，以应对人工智能（AI）行业增长导致的需求激增而对客户定制的HBM需求。
据半导体行业消息，SK海力士最早将于2025年完成HBM4的开发，并开始量产。5月13日，SK海力士HBM先进技术团队（TL）负责人Kim Kwi-wook在首尔广津区华克山庄首尔举行的“International Memory Workshop （IMW） 2024”活动上公布了路线图，他说：“我们每两年开发一次HBM DRAM产品，但由于最近的技术进步，这个周期已经加快了大约一年。
与2014年第一代产品发布后每2年更换一次的第1~5代高带宽内存不同，第6代（HBM4）和第7代（HBM4E）高带宽内存预计将分别在2025年和2026年完成技术开发和量产。
与其前身HBM3E相比，HBM4有望将带宽提高1.4倍，集成度提高1.3倍，电源效率提高30%。今年3月，SK海力士出席了NVIDIA半导体大会“GTC 2024”，并宣布HBM4将通过堆叠16层，将数据处理能力从24~36GB（GB）提高到每芯片48GB，这与现有的HBM不同，HBM将DRAM芯片从8层堆叠到12层，DRAM芯片预计将采用与其前身相同的1bnm（10nm级）DRAM。
作为16层堆叠DRAM芯片的技术，将采用“高级MR-MUF”方法，而不是直接将芯片和芯片结合在一起的“混合键合”。Kim解释了原因，他说：“在HBM大规模生产过程中应用混合键合仍然存在良率问题。
为了利用混合键合技术将芯片直接粘合在一起，必须首先解决△保持粘接层（接缝部分）的平整度、△提高粘接强度、△在纳米尺度上控制颗粒等技术难题。
业界都在关注 SK 海力士公告中HBM 电源效率的提升。一般来说，当半导体的性能提高时，功耗也会增加。传统观点认为，要降低功耗，必须以生产工艺的改进为支撑。
台积电已同意与SK海力士合作进行HBM4的量产。台积电近日在荷兰阿姆斯特丹召开台积电欧洲技术研讨会，宣布将采用12FFC+（12nm工艺）和N5（5nm工艺）生产SK海力士的HBM4基础芯片。业界曾预测 7nm 工艺将应用于 HBM4 基础芯片的生产，但两家公司决定采用更精细的工艺。
基础芯片是安装在DRAM芯片（核心芯片）底部的关键组件，通过与处理单元（逻辑芯片）协调各种计算来控制HBM。该基础芯片消耗的功率约为 HBM DRAM 总功率的 40%，通过改进这一点，HBM4 的功耗与其前代产品相比可降低 30%。
“台积电的 12nm 工艺非常适合 HBM4 的量产，”台积电的一位高管在活动中解释说，“允许内存公司配置带宽超过 2 TB 的 12 层堆叠或 16 层堆叠 HBM DRAM。
同时，他表示，“我们正在与主要内存供应商合作，形成HBM4生态系统”，这表明不仅与SK海力士合作，还与三星电子和美光合作，大规模生产AI内存。
SK海力士将其自制基础模具转移到台积电的代工工艺的另一个原因是客户对定制HBM的需求。与根据半导体标准 （JEDEC） 制造和供应的传统 DRAM 不同，HBM 正在迅速增加客户定制的需求，以匹配公司的加工设备和半导体设计。两家公司计划在基础芯片中增加系统半导体中使用的各种功能，以满足客户需求。
此外，台积电宣布将把处理单元和12层HBM芯片整合到一个AI芯片中，将其尖端封装技术“CoWoS”（Chip-on-Wafer-on-Substrate）升级为“CoWoS-L”和“CoWoS-R”。当该技术商业化后，搭载HBM4的下一代AI半导体的数据处理能力有望达到每颗芯片576GB。
三星电子还计划将其HBM开发团队进行双重化，以加快新产品的开发并升级先进封装技术以对抗联盟。为了增强 HBM 的竞争力，三星电子决定 HBM3E 由之前负责 HBM 开发的“DRAM 设计团队”负责，HBM4 将由新成立的“HBM 开发团队”负责。尖端封装技术“I-Cube”也有望在6月在美国硅谷举行的“三星晶圆代工论坛（SFF）2024”上公布其未来发展计划。
