造不起芯片：流片费用是罪魁祸首？

一家Fabless（芯片设计公司）在芯片研发上的开销大头大概有这么几样：购买IP、EDA工具、芯片设计人力成本、芯片流片费用。

今天主要讨论的是芯片流片方面的费用。

最便宜的ASIC流片成本需要几十万一次，但随着半导体工艺的升级，芯片设计和流片费用都要呈指数级增长。

180nm的流片成本大概是50W元，55nm的成本在200W元，16nm成本就飙升到了3000W - 5000W元，到了7nm最低也要过亿。

晶圆加工厂的“点沙成金术”，究竟值钱在哪里？

晶圆代工

最近，Revegnus在推特曝光了台积电目前晶圆以及先进工艺芯片代工价的表单。其中，台积电最先进的制程3nm今年报价每片晶圆19865美元。

图片来源：The Information Network

从台积电晶圆代工价格上看：

· 90nm制程2004年第四季度量产，每片晶圆报价1650美元；

· 28nm于2011年第四季度量产，每片晶圆报价2891美元；

· 5nm制程2020年第一季度量产，每片晶圆报价为16988美元。相比7nm制程的7016美元，5nm价格上涨81.77%。

最先进的3nm制程，今年的报价为每片19865美元，折合人民币大概14.2万。

如果仅仅是计算晶圆代工价格，显然是达不到百万千万、乃至上亿的级别的。

那芯片流片为何又是动辄上百万上千万的花销？这里就不得不提到掩模板制作了。

掩模板

在整个流片过程中，晶圆（wafer）和掩模板（mask）是花费最高的两项。其中，掩模板的费用还要远远高于晶圆。

什么是掩模板？我们要先理解晶圆加工的过程。

晶圆加工就是把芯片设计版图（包括形状、尺寸、层次等）复制到一块半导体硅片上，其原理类似于胶片照相机的成像和冲洗过程。而掩模，就相当于照相底片。

掩模是光刻过程中原始图形的载体，光刻会通过曝光和显影的过程，把这些图形信息将传递到晶圆片上。所以掩模板的质量就直接决定了光刻的质量。

这里需要注意的是，这些图形信息并不是只有一层。因为芯片电路是多层次的、立体的，每层的图形形状也有所不同。芯片制造需要十几次甚至几十次光刻，所以每次光刻都需要一块掩模板。

每制作一层掩模板都需要涂一遍光刻胶，进行一遍前烘、曝光、烘烤、显影等流程。28nm大概需要40层，而14nm、7nm工艺就需要50层乃至80+层。

用到的掩模板越多，就说明芯片规模越大、越复杂，成本也就越高。

之前有报道提到，台积电5nm全光罩流片费用大概在3亿人民币左右。（中国台湾省习惯将掩模板称为光罩）

MPW和Full Mask

上述的这种昂贵的流片方式叫做Full Mask（全掩膜），就是指承包本次流片所用到的所有掩膜，一般这么干的都是比较“壕横”的大公司。

换句话说，只有在设计完全有把握成功并且准备大批量生产、商用的时候，才会采用Full Mask的流片方式。

那么不能承包的公司/高校，或者产品首次流片还没有足够把握的时候，又该如何呢？

晶圆加工厂贴心地给出了Plan B——MPW（多项目晶圆），多个项目共享某个晶圆。也就是把多个具有相同工艺的集成电路设计放在同一晶圆片上流片加工服务。

这样一来，同一次制造流程就可以承担多个来自不同公司的IC设计的制造任务。等流片结束后，各家公司/高校按照芯片所占的面积分摊费用，领走各自的芯片产品。

这种操作方式可以让流片费下降90%-95%，也就大幅降低了芯片研发的成本。

写在最后

掩模板的制作成本非常高昂，即使有MPW这样降本增效的流片方式，但大多数IC设计企业还是难以抵抗芯片失败带来的损失。

于是业界中自然就会有人探索“无掩模光刻技术”，不需要再制作掩模板，成本自然就更低。只是目前仍处于探索的阶段，还并不能大规模推行。

在摩尔定律逐渐放缓、面临失效的今天，集成电路的进一步发展仍面对诸多挑战。

科技的进步，永无止境。