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电信、无线基础设施、光学模块、广播视频、医学成像和其他工业市场的下一代参考时钟要求大量采用 FPGA、ASIC 和 SoC，它们使用 56G 或 112G SerDes 来支持更高的数据速率和带宽功能。
SerDes 带宽增加和相关参考时钟的 RMS 相位抖动要求之间存在直接的相关性。 随着 SerDes 速度的增加，参考时钟所需的 RMS 相位抖动要求随之提升。
观看收获：本场直播将概述最新一代 FPGA、光学 DSP、相干 DSP 和网络处理器的参考时钟要求。并重点介绍 Si54x Ultra Series XO 和 VCXO 产品家族的关键功能，这些功能可确保参考时钟 RMS 相位抖动性能保持在最大限度内，从而为系统设计者在其系统抖动预算中增加了设计裕度。
直播时间：2021/04/21 14：00 - 15：00
主讲嘉宾：
叶之谦 (David Yeh)
Silicon Labs（“芯科科技”）
时钟产品高级业务开发经理（Sr. BD Manager of APAC, Timing Products）
David 是光通信行业的资深人士，在网络、系统、模块/收发器和组件等领域拥有超过 20 年的经验，在工程和营销/销售领域担任领导职务。他的综合知识帮助众多知名公司创下全球收入新高，这些公司包括 Lucent Technologies/Bell Laboratories、Applied Micro Circuits Corporation（现为 MACOM）、Xilinx 和 Broadcom。他还经常担任一些行业活动及 OFC、IEEE、OIF 和 ITU-T 等标准组织的发言人和技术撰稿人。
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Silicon Labs（亦称“芯科科技”，NASDAQ：SLAB）是领先的芯片、软件和解决方案供应商，致力于建立一个更智能、更互联的世界。我们屡获殊荣的技术正在塑造物联网、互联网基础设施、工业自动化、消费电子和汽车市场的未来。我们世界一流的工程团队创造的产品专注于性能、节能、互联和简易化。更多信息请浏览网站：silabs.com
