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RISC-V 是近些年半导体行业绕不过的话题，既然这个架构如此之重要，甚至被视为继 X86 架构和 ARM 架构之后第三个主流架构，那么何不借着与非网的力量召集一群有经验、有话语权的资深人士来从技术、市场、生态等角度，共同探讨一下 RISC-V 的过去、现状与未来呢？
于是《RISC-V 阵营“大阅兵”》专题栏目应运而生，并邀请到了来自 Silicon Labs 的首席技术官 Alessandro Piovaccari 来做客我们的“文字直播间”，受访人简介见文末彩蛋。
图 | Silicon Labs 的首席技术官 Alessandro Piovaccari
与非网：RISC-V 基金会董事长 Krste Asanovic 在今年 2 月 18 日发表博客，声称“RISC-V 处理器开源”是不存在的，那么您认为公众对于 RISC-V 的普遍认知有必要因此刷新么？
Silicon Labs：RISC-V 是一种指令集架构（ISA），不关注 RISC-V 处理器微架构的具体设计。当前，有几种实现方法，商业化的设计，如 Si-Five 和 Andes；完全开源的，如 OpenHW 组织（OpenHW Group）和 LowRISC。
与非网：为何选择 RISC-V，对于商业化 RISC-V 处理器供应商而言，其商业模式是否和 ARM 类似？
Silicon Labs：没错。RISC-V 处理器的商业实现确实与 Arm 模式有些相似。Silicon Labs 和 Arm 是长期合作伙伴，我们在自己的所有 32 位产品中都使用了 Arm 的 M 系列内核作为主处理器。就目前来看，他们的处理器质量和软件与工具生态系统都是无与伦比的。即使是通过合作，任何商业 RISC-V 供应商也需要一段时间才能达到同样的生态系统成熟度。就 RISC-V 而言，我们目前的应用主要集中在针对特定应用的硬件系统中的底层内核上，例如硬件控制器、软件定义的无线电助手和机器学习推理管理器，它们通常需要高度定制化，以满足功耗和实时处理方面异常严苛的要求。此过程要求可以访问和完全控制处理器的开源硬件。传统上，我们一直使用自主开发的 8051 架构实现方法，但是 8 位处理器没有足够的计算能力来满足现代嵌入式物联网系统的需求。
与非网：目前 RISC-V 开源指令集架构有哪些经典案例？
Silicon Labs：在卢卡·贝尼尼教授指导下，瑞士苏黎世联邦理工学院和意大利博洛尼亚大学联合设计了 RISC-V 内核。这些内核已作为开源技术通过 Pulp 项目组织对外提供，该组织已将其中一些内核用于微控制器和处理器实现，例如 Pulpino。设计团队创建了三种内核，最初它们都由 Pulp 项目组织负责维护，但是现在已经交给了其他组织。最小的 2 级流水线 32 位内核现在由 LowRISC 以“Ibex”的名称发布并维护，而 6 级流水线 32 位内核和 64 位内核现在则由 OpenHW 组织以“CORE-V”的名称发布并维护。Silicon Labs 正在使用 CORE-V 微架构，主要关注的是 32 位内核。
与非网：对于复杂电路的应用，采用 RISC-V 架构来研发可能需要增加指令集，建立一些快捷路径，这对晶圆面积的影响有多大？
Silicon Labs：计算能力是有成本的。在当前复杂的 SoC 中——包括 Silicon Labs 创建的用于物联网应用的无线微控制器在内——内核会对最终裸片的尺寸造成一定的影响。在计算方面，除了片上存储器，占用裸片面积最多的就是使用矩阵进行复杂数学运算所需的电路，其中可能包括快速傅立叶变换（FFT）引擎，用于边缘机器学习的神经网络（NN）内核，或用于定位的内核。根据应用场景的不同，这些技术可以作为处理器内核的扩展来实现，也可以作为单独的协处理器实现。在任何情况下，如果需要这种计算能力，就需要额外的裸片面积。
与非网：请问贵公司正在使用的 EDA 工具有哪些？晶圆代工厂是哪家？
Silicon Labs：Silicon Labs 的两家领先 EDA 供应商是 Cadence 和 Mentor（现在是西门子的一部分）。我们的两家主要芯片代工供应商是台积电（TSMC）和中芯国际（SMIC）。
与非网：很多软件工程师表示，RISC-V 软件生态还不够成熟，兼容性成最大问题，导致开发难度大，对这一观点的看法如何？
Silicon Labs：重申一次，Arm 的软件和工具生态系统的质量和广泛性是无与伦比的，RISC-V 生态系统要达到同样的成熟度还需要一段时间。这种成熟度对于这些处理器的通用用途非常重要。相反，我们打算在针对特定应用的实现中使用 RISC-V 内核，在这类实现中，内核上运行的软件可以在芯片设计阶段确定。这是一种不同类型的开发过程，更多是硬件和软件协同设计，其中内核和针对特定应用的软件一起进行验证。
与非网：目前大部分公司会采用多种架构来研发不同的产品，就连芯片巨头高通也不例外，在用 ARM 公版设计一些低端芯片，请问贵公司是否也是这样的混合研发模式？
Silicon Labs：在可预见的未来，Silicon Labs 将继续在自己的所有无线物联网 SoC 中使用 Arm 内核作为主要的和面向客户的内核。这些 SoC 产品中的许多产品将拥有多个内核，其中一些内核仅用于内部的特定用途，以提供灵活性、更好的性能和诸如无线电管理和机器学习推理引擎等底层功能的可升级性。为了增加灵活性和可配置性，我们计划将 RISC-V 开源内核用于一些内部内核。我们的物联网产品传统上是基于 90 纳米和 55 纳米的 CMOS 工艺制造的，我们现在的 SoC 产品则是基于 40 纳米工艺。因此，我们的物联网市场仍处于摩尔定律的阶段。代工厂已经开始为物联网 SoC 提供 22 纳米工艺，并且已经在考虑采用更先进的工艺。因此，即使在小型 SoC（例如用于 IoT 应用的 SoC）中集成更多内核，也可以用非常低的成本实现。
与非网：可定制是 RISC-V 对于 ARM、X86 来说最大的竞争力，对这一观点，您的看法如何？
Silicon Labs：没错。定制化是开源 RISC-V 内核的主要优势，拥有开源硬件是定制化成功的关键，要付出的主要代价是软件需要与硬件一起进行验证，但是，这对于处理器的特定用途而言不是问题。相反，对于通用处理器而言，这是一个问题，因为它们破坏了标准和生态系统，而标准和生态系统是通用软件的基础。因此，这两类应用场景是完全不同的。
与非网：RISC-V 的可定制是优点，但也会引入它的致命缺点，那就是 IP 碎片化，对此您怎么看？
Silicon Labs：是的，IP 重组是一个重要的问题，这就是为什么必须非常谨慎地使用定制化的原因。永远不要为了一点点小利益就去使用定制化。我们的理念是要对比一个有定制单元（比如无线调制解调器或者推理引擎）的混合处理器和一个不宜变更的 100%全定制的完整的处理器。很多时候，一个混合处理器，尽管有 IP 重组的问题，但是依旧比实现完整的处理器或者实现标准处理器要容易。此外，定制版本的处理器单元应该在产品系列中重复利用，而不是逐个产品进行更改，从而可以在长期的软件维护中保持效率。
与非网：RISC-V 已经有 10 年历史，却在过去一年内突然爆发，背后的助推因素有哪些？
Silicon Labs：市场和生态系统需要演进。工程师和企业会很自然地去尝试寻找一条发展技术的途径。通过多年来参加 RISC-V 峰会，人们意识到业界对开启新方向的兴趣正日益增加。
与非网：您对 RISC-V 技术在未来 2-3 年内的市场前景有怎样的预期？
Silicon Labs：RISC-V 的发展产生的很多种使用范围很广的内核正在推动 SoC 开发者在其产品中使用越来越多的内核。传统上只有一个内核的器件现在可能会有五个或者更多内核。即使是固定功能的产品，现在也会有一个 RISC-V 微内核。这种“处处安放微内核”的理念正在扩大多内核处理器的市场。这也将使 Arm 受益，虽然 Arm 的市场份额可能会减少，但整个市场体量将大幅增长，因此 Arm 也会实现更高的增长。
鸣谢篇（感谢 Silicon Labs 的参与）
Alessandro Piovaccari 担任 Silicon Labs 首席技术官，负责公司的产品和技术研发工作。Piovaccari 先生于 2003 年加入 Silicon Labs，负责设计公司的单芯片 FM 收音机产品，此类产品的总出货量已超过 15 亿片。他与同事共同设计了 Silicon Labs 的单芯片电视调谐器 IC，全球十大电视制造商中有九家使用了该芯片，市场份额超过 70%，总发货量达 10 亿片。在此之前，Piovaccari 先生曾在 Tanner Research 公司担任研究科学家，他于 1997 年加入该公司，负责开发 CMOS 神经启发图像处理器。从 1998 年到 2003 年，他是 Cadence Design Systems 设计服务团队中的一员，专注于 CMOS 射频集成电路（RFIC）和高速 SerDes IP 的开发。Piovaccari 先生拥有 38 项专利，是 IEEE 的高级会员、AES 的正式会员和福布斯技术委员会的成员。Piovaccari 先生在意大利博洛尼亚大学获得了电子工程和计算机科学学士学位和博士学位，并在约翰斯·霍普金斯大学获得了电气工程荣誉硕士后证书。他还担任 Skillpoint Alliance 的董事会成员、德克萨斯大学奥斯汀分校自然科学学院 UTeach 自然科学咨询委员会的成员和约翰斯·霍普金斯大学 G. W. Whiting 学院领导力教育中心的顾问，也是 IEEE CICC 会议指导委员会的成员。
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