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01 当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（）
A、9
B、不需要设置
C、10
D、1
解析：A。在多周期设置中，Setup的周期是X，设置Hold周期为X-1。multicycle path：当FF之间的组合逻辑delay大于一个时钟cycle时，这条combinational path能被称为multicycle path；多数的design中，一个N multicycle setup应该与一个N-1 multicycle hold相对应，以保证hold check维持在同一时钟，否则极容易slack violated。
02 以下工艺器件中，电阻值的最大的是（）
A、AA
B、Contact
C、Poly
D、VIA
解析：C。AA：有源区；Contact：接触孔；Poly：栅极，接触电阻大；Via：通孔
03 当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，模块的input delay需要设置为（）ns
A、5
B、5
C、4
D、10
解析：B
04 以下叙述中，不正确的是（）
A、N MOS位于PWELL中
B、P MOS的substrate是N参杂
C、POLY的电阻值比Metal高
D、P WELL的参杂浓度比P Sub高
解析：A。N MOS位于P-sub ，P MOS位于NWELL中。
05 以下对于MOORE/MEALY状态机的特点描述正确的是（）
A、Moore状态机的输出仅与当前状态值相关，Mealy状态机的输出不仅与当前状态有关，也与当前输入值有关
B、Mealy状态机更容易出现错误
C、Moore状态机可没有default状态
D、Mealy状态机的输出仅与当前状态值相关，Moore状态机的输出不仅与当前状态有关，也与当前输入值有关
解析：A。B错；C要有defult状态；D说反了。典型的状态机设计分为moore与mealy两大类，其中mealy状态机的最后输出不仅与当前状态值有关，而且与当前输入有关；moore状态机的最后输出仅与当前状态值有关，而与此时的输入无关。
06 已知Y=A(~B)+B+(~A)B，下列正确的是（）
A、Y=B
B、Y=A
C、Y=(~A)+(~B)
D、Y=A+B
解析：D。Y = A(~B)+B+(~A)B= A(~B)+B(1+(~A))= A+B
07 关于同步复位和异步复位说法错误的是（）
A、异步复位在使用时，复位信号仍旧需要先经过同步后才能使用
B、同步复位会产生大的瞬态power
C、异步复位容易在输出产生毛刺，从而影响后续电路工作
D、P WELL的参杂浓度比P Sub高
解析：B。
08 16bit有符号数0×C6的十进制数是（）
A、-57
B、-56
C、-59
D、-58
解析：D。负数取反加一，0×C6=1100 0110（补码）= 1011 1010（原码）
09 0×6F5A的十进制数是（）
A、28510
B、其他均不正确
C、67532
D、28506
解析：D。
0×6F5A
= 6*16^3+15*16^2+5*16+10
= 28506
10 16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（）
A、0
B、0
C、0xA
D、0xB
解析：C。
参考用round去掉小数部分并进行四舍五入：
assign add_bit = a[15] ? (a[3] & (|a[2:0]) ) : a[3];
assign temp[15:0] = {a[15],a[14:4]} + add_bit;
第一句判断是否需要进位。设要舍弃部分的值为d, (-1.0<d<1.0)。当a为正，即a[15] =0，若a[3]=1, 则说明d>0.5，故可以产生进位。当a为负，即a[15] = 1时，由于负数用补码表示，若直接舍弃d则意味着round up, 即向高位进位。然而，当0>d>-0.5时，不需要进位，而对于补码表示的负数而言，add_bit=1即表示不产生进行。另外，0>d>-0.5即a[3] & (|a[2:0])，因为 - 0.5的补码是1000, d>-0.5即a[2:0]不全为0。考虑到四舍五入时可能产生进位，故需要扩展1bit的符号位。综上0xA7为正数，且a[3]=0, 说明小数部分d<0.5则四舍五入后不产生进位，结果为0xA。
11 信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关（）
B、信号发射端的寄存器时钟频率
C、信号接收端的寄存器时钟频率
D、同步寄存器的级数
解析：ACD。A：应该减少使用或者避免使用那种信号翻转时间很长的输入信号，如果翻转时间长，那么进入器件未定义的电平的时间也很长，容易导致亚稳态的产生；B：接收域时钟clk的频率越高,也越容易采集到变化中的；D：同步级数越多越可靠数据。
12 哪些Verilog的写法是不能综合的（）
A、输入为变量的除法
B、循环边界未指定的for循环
C、含有时序电路的function函数
D、输入为变量的乘法
解析：AB。除法不可综合
13 关于异步fifo说法正确的是（）
A、异步fifo的reset信号，可以经过时钟同步后直接使用
B、读写指针需要格雷码做域处理
C、使用中，读写clock可以是同步的
D、地址格雷码过域时，信号延迟必须小于1个源时钟的周期
解析：ABC。信号延迟可等于2个源时钟周期.
14关于clock以下说法正确的是（）
A、clock path上可使用OAI等组合控制逻辑
B、clock可以被当成data使用
C、在设计中尽可能的使用上升沿触发的逻辑
D、clock jitter越小越好
解析：ABCD。
15 Hold violation可以通过（）方式解决
A、降低工作电压
B、升高工作电压
C、在capture clock path上插入clk buffer
D、降低时钟频率
E、提高时钟频率
F、在data path上插入delay cell
解析：AF。A、B：降低电压会减慢cell delay,也就是能够增加path的长度；C：应减少capture clock path delay；D、E：hold time和clk cycle无关；F：应加大数据延时。
16 以下说法正确的是（）
A、当工作电压从1.0V降低到0.9V，系统功耗会降低20%
B、P MOS的substrate是N参杂
C、85C的leakage power是25C的10倍
D、P WELL的参杂浓度比P Sub高
解析：AD。A：存疑，不考虑静态功耗？B：功耗会变小，因为电阻电容变小了；C：按照统计数据，85c的leakage大约是25c的8倍左右，即温度每升高20度，leakage翻一倍；D：动态功耗等于0.5Ceff*VDD^2*f，f下降，功耗下降（这一题的Power理解成 瓦/s）。
