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CINNO Research产业资讯，半导体行业正迎来业界转折点。随着物联网、大数据、人工智能等推动的市场新一轮增长，对半导体需求从未如此之高。然而，另一方面，遵循摩尔定律的传统二维缩放技术正在达到极限。半导体厂商长期以来所依赖的PPACt（功耗、性能、单位面积成本和产品上市时间）的稳步改善可能会被打乱。尤其在逻辑芯片领域表现尤为突出，因为逻辑芯片是几乎所有电子产品的主要处理器，因而需要有高功率和高性能。
根据日媒mynavi Applied Materials报道，为深入研究该问题，Applied Materials（应用材料公司）于近日举办了「逻辑大师班」 （Logic Master Class），AMAT的工程师和行业专家探讨了持续改进PPACt和其它逻辑扩展路线图的挑战和解决方案。
此次逻辑大师班所涉及的领域包括晶体管和接线缩放、图案化和设计技术协同优化（DTCO）的缩放技术。所有这些领域的共同点是需要采用新的芯片架构、新的三维结构、新的材料、新的形状微缩化方法和半导体芯片的先进封装技术等一系列组合，来补充传统的二维缩放技术。
本报道介绍逻辑大师班所涉及的一些主题，特别是为了扩展先进的逻辑半导体所必须克服的晶体管设计和物理限制领域。
晶体管的开关速度和差异
晶体管作为开关，为实现最佳性能，主要是通过最大限度地提高驱动电流和降低电容和电阻来减少开关延迟。
例如，FinFET晶体管（鳍式场效晶体管）通过调整各种物理参数，如翅片高度、通道的栅极长度、电子通过通道的迁移率、施加在开关的阈值电压、以及控制开关的开启/关闭状态的栅极氧化膜厚度等，来加快运行速度。为减少电阻，会将高活性的掺杂物注入到通道附近区域。
另一个重要因素是晶体管之间的变化。特定电路中速度最慢的晶体管会成为性能瓶颈，因此电路中各个元器件性能差异越小，电路速度越快。
阻碍FinFET性能的因素：翅片曲率
在新一代FinFET设计中存在着一个紧迫问题。FinFET的结构分为三个主要模块：通道和浅沟隔离、High-k/金属栅极（HKMG）和晶体管源/漏极电阻。
图1：FinFET的三个主要模块：（1）通道和浅沟隔离（2）High-k/金属栅极（HKMG）（3）晶体管源/漏极电阻
对于通道和浅沟隔离模块，业界一直试图通过增加翅片高度和缩小翅片宽度来提高速度。然而，如果翅片做得更高更窄，在制造过程中，由于翅片之间的器件分离氧化膜的应变导致翅片在制造过程中容易弯曲。这种弯曲的反作用力会带来应变，降低电子迁移率，影响阈值电压并增加晶体管的性能差异。因此需要新的材料工程解决方案来消除这些翅片的弯曲。
图2：随着FinFET规模的扩大，形成晶体管栅极的翅片变得更高更窄，同时更脆弱，在制造过程中容易弯曲。这导致了性能和功率的下降
恢复界面和HKMG缩放比例步伐
HKMG模块是晶体管的心脏。它的金属堆栈结构极其复杂，由至少七层组成，包括界面层、High-k层和金属栅极层等。
图3：High-k/金属栅极的横截面图。界面和High-k层的缩放通过减少栅极氧化膜影响晶体管的速度
界面层和High-k层的缩放对于减少栅极氧化层非常重要，这将促使晶体管的驱动电流增加。调整金属栅极可确保晶体管的正常工作，并能决定阈值电压。但问题是，在14nm节点之后，界面层和High-k层的缩放比例与增加晶体管驱动电流的其它物理参数的步伐不一致。因此，需要创新来恢复界面和High-k的缩放步伐。
随着工艺节点的发展，触点面积减少
第三个关键因素是晶体管源/漏极电阻模块。随着每个新的微缩化工艺的引入，晶体管触点的面积在每个技术节点上缩小约25%，带来电阻增加。造成这种现象的主要因素是金属触点和硅晶体管之间的界面电阻以及在源/漏极区域产生的外部电阻。
图4：导致晶体管接触电阻增加的主要因素是金属触点和硅晶体管之间的界面电阻，以及在源/漏极区域产生的外部电阻
减轻界面和源/漏极的外部电阻需要新的材料和多个工艺流程的协调优化。
为GAA型晶体管打下基础
如上所述，FinFET的翅片越来越高，越来越窄，以至于不能继续按照目前方式发展。尤其是翅片宽度，随着工艺微缩化的发展而越来越难以控制，导致阈值电压的变化增加，设备性能下降。因此业界急于转向一种被称为"全方位闸门"（gate-all-around简称GAA）的新架构。GAA看起来像一层侧向翻转的硅片，并相互堆叠在一起。
图5：在GAA晶体管结构中，FinFET基本上是水平的，对翅片宽度的控制从光刻和蚀刻变为外延和选择性去除
GAA晶体管解决翅片变化的新方法是使用外延和选择性去除，而不是传统的光刻和蚀刻控制。这使得翅片的宽度可以得到极其精确的控制。在性能方面，实现减少晶体管性能的个体差异的同时，还通过缩放栅极长度增加了10-15%的驱动电流，同时降低了功率消耗。AMAT正致力于通过利用自己的产品线并将其与新材料相结合来实现这些技术的实际应用。
