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近期笔者在清洗业务研讨会上发表了演讲。我不是一名清洗工艺专家，在演讲中介绍更多的是制造工艺的发展趋势及其对清洗的影响。我将在这篇文章中分享并进一步讨论那次演讲的内容，主要围绕 DRAM、逻辑器件和 NAND 这三大尖端产品。
DRAM
在 DRAM 章节的第一张幻灯片中，我按公司和年份呈现了 DRAM 工艺节点的变化。美光科技、三星和 SK 海力士是 DRAM 市场的主导厂商，所以我以这三家公司为代表展示了其各自的工艺节点。DRAM 节点尺寸目前是由器件上最小的半间距来定义的，美光 DRAM 基于字线，三星和 SK 海力士则基于主动晶体管。
图表下方在一定程度上展示了关键技术的发展情况。左侧展示了具有掩埋字线的鞍形鳍片存取晶体管。具有掩埋字线的鞍形鳍片是目前存取晶体管的标准。在中间和右下角，显示了 DRAM 电容器向更细节距 - 高长宽比结构的演变。
影响 DRAM 工艺缩减的主要问题是电容。为了可靠地存储数据，电容需要大于一定的阈值。要继续制造出占用面积更小的电容，可以把电容做得更高，薄膜更薄，或者增加薄膜的 K 值。但是问题在于，虽然从机械稳定性的角度还可以可靠地做出更高更薄的电容，但是随着薄膜厚度的降低，漏电会增加，而且随着薄膜 K 值的增加，带隙减小也会导致漏电问题。当前的标准是使用低漏电的铝基氧化物薄膜和用于高 k 值的锆基薄膜组成的复合膜，而且目前还不清楚是否还会有更好的替代方案。
在第五张和第六张幻灯片中，我介绍了一些主要的 DRAM 工艺块，并讨论了 DRAM 工艺对清洗和湿条带的需求。
我在 DRAM 章节最后一张幻灯片中展示了三星工艺节点的清洗次数。可以看出，随着工艺尺寸的缩减，DRAM 清洗次数也在增加，这主要是因为在沉浸光刻步骤后需要进行更多次背面斜面清洁，而且越来越复杂的多层图案化方案也会造成多次清洗。
逻辑器件
在第八张幻灯片中，我介绍了格罗方德、英特尔、三星和台积电的逻辑器件工艺节点。这四家厂商是逻辑器件工艺领域的领导厂商。应当特别指出的是，英特尔的节点通常等同于其他厂商下一代较小的工艺节点，比如英特尔的 10nm 和代工厂的 7nm 差不多。
幻灯片表格下方，左侧显示的是 FinFET 的横截面，这是当前先进逻辑器件首选的工艺，右侧显示了纳米线和纳米片，预计将在 4nm 左右时替代 FinFET。
在幻灯片 9 中，我介绍了一些主要的逻辑器件工艺的演变。在这张幻灯片中，我以英特尔 / 代工厂的两个数字展示工艺节点，如上所述，英特尔的工艺节点和代工厂较小尺寸的工艺节点类似。
在第 10 张和第 11 张幻灯片中，我介绍了一些主要的逻辑工艺模块，并讨论了这些模块对清洗和湿条带的需求。
12 号幻灯片是逻辑器件章节最后一张幻灯片，介绍了基于台积电工艺节点的清洗步骤数量。当工艺尺寸下降到第一代 7nm 工艺时，由于增加了掩膜层，再加上多重图案化的复杂性，清洗次数一直在增加，在随后的 7nm+和 5nm 节点上，由于 EUV 将显著降低光刻的复杂度，因此消除了许多清洗步骤。
NAND
3D NAND 取代了 2D NAND，成为 NAND 产品的技术选择，现在 3D NAND 的比特出货量也已经超过了 2D NAND。3D NAND 尺寸的缩减是由层数进行表征的，驱动力来自于层沉积和蚀刻取代了 2D NAND 中的光刻工艺。
在第 13 张幻灯片中，我展示了 3D NAND 的三个主要制造步骤 -CMOS 制造、存储阵列制造和互联。三星和东芝（NAND 产品的头两号供应商）使用的基本存储阵列工艺如右侧图所示。随着层数的增加，存储器阵列必须在“位串堆叠”阶段拆分成多个段。左下图显示了三家领先供应商的层数和位串。
在第 14 张和第 15 张幻灯片中，我介绍了一些主要的 3D NAND 工艺模块，并讨论了这些模块对清洗和湿条带的需求。
幻灯片 16 展示了 3D NAND 的总清洗次数与三星 3D NAND 工艺的层数。3D NAND 清洗次数之所以随着层数增加而增加，主要是因为阶梯成型时的 CMP 清洗。在第一阶梯掩模之后，每个后续掩模都需要在施加掩膜之前通过 CMP 清洗将层平坦化。
结论
DRAM 工艺尺寸的缩减正在面临基本的物理限制，目前还有没有明确的解决方案，由于印刷需求的推动，DRAM 的清洗复杂度也在增加。
随着行业向 5nm 和 3nm 的推进，逻辑器件的工艺尺寸将持续缩减。纳米线和纳米片将对清洗带来新的挑战。随着掩膜数量的则更加，以及多重图案化方案越来越复杂，逻辑器件的清洗次数也在增长。
NAND 工艺尺寸的缩减已经完成落脚到了 3D NAND 层数的增加上。由于阶梯成型需要 CMP 清洗，3D NAND 器件的清洗次数也在不断增加。
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