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近日，在一次技术会议上，英特尔展示了他们的 10nm 技术，格芯展示了他们的 7nm 技术，尽管它们的节点名称有所不同，但这两种工艺的密度相近。在本文中，我将结合之前透露的消息、访谈和论文，对这两种领先技术进行详细的比较。
1.0 工艺
1.1 英特尔 10nm
鳍片 - 采用自我校准四重图形技术（SAQP），间距为 34nm，鳍片的高度和宽度分别为 46nm 和 7nm，这是英特尔公司的第三代 FinFET 工艺。在这次会议上，英特尔提出了一个有意思的观点，就是鳍片高度可以根据不同的产品进行优化，高度范围大约在几十 nm 左右，这次引用的 46nm 是这个区间内的中位数。
栅极 - 接触栅极间距（或者栅极节距 CPP）为 54nm，可能是采用自对准双重曝光工艺（SADP）技术实现的。消除标准单元边界上的假性闸极，从而使得临近标准单元之间可以以单个闸极宽度的间距实现隔离，这种方式可以降低 20%左右的面积。最小的闸极长度为 18nm。
间隔物 - 使用第二代低相对介电常数值的间隔物，可以降低 7-8%的闸极到接触聚的容值。
源极漏极 - 原位掺杂的凸起型源极漏极。
应变 - 第七代应变技术，在原位掺杂的凸起型源极 / 漏极上，使用新的 NMOS 对漏极产生正交应变，这种新颖的 NMOS 应变技术将驱动电流增加了 5%。
功函数金属 - 这是英特尔的第五代 high-k 绝缘层金属栅极工艺（HKMG）（英特尔在 45nm 时，领先其它对手率先推出了 HKMG）。在 HKMG 工艺中，所有阈值电压都是通过使用不同的功函数金属进行设定的。基准版本的 HKMG 工艺使用了 4 个不同的功函数金属产生 2 个阈值电压，还可以选择 6 个功函数金属提供 3 个阈值电压。
触点 - 该工艺采用钴填充触点，与钨相比，将触点线电阻降低了 60%，而且，与绝缘层上触点方案相比，栅极上触点这种方式可以将晶体管密度提高 10%。栅极上触点是使用自对准栅极触点创建的。栅极填充是凹陷的，沉积一个基于碳化硅的蚀刻终止层，以防止栅极上触点和扩散层触点短路。自对准栅极触点是对在 14nm 工艺中就已经使用的基于氮化硅层实现的自对准扩散层触点的一个补充。接触金属叠层还包括围绕凸起的源极 / 漏极的钛层，以及一个可以降低 PMOS 接触电阻的 NiSi 层，其接触电阻比 14nm 减少了 1.5 倍。
互连层 - 表 1 总结了互连层。在本文的描述中，英特尔的 10nm 工艺含有 12 个互连层，但是如果把 M0 层和两个顶层金属也包含在内，则具有 13 个互连层。层间电介质与 14nm 技术相同。
表 1. 英特尔互连层
SRAM 单元尺寸 - 高密度 SRAM 单元尺寸为 0.0312 平方微米，高性能 SRAM 单元尺寸为 0.0441 平方微米。低功耗 SRAM 的最低供电电压为 0.56 伏。
逻辑单元尺寸 - 最小金属间距（MMP）为 36nm，高度为 272nm 的逻辑单元包含了 7.56 个轨道单元（272/36）。鉴于接触聚间距为 54 纳米，所以
逻辑单元的尺寸为 14,697 平方纳米(这是最小值)。
密度 - 和上一代 14nm 相比，该工艺实现了 2.7 倍的密度增长，超过了英特尔经典的 2 倍密度提升，所以这次英特尔将之称为超级缩放。
环形振荡器 - 与 14nm 相比，在相同的功耗下环形振荡器的速度提高了 20%。
TDDB - 与 14nm 相比有所改善。
EUV - 英特尔在这次演讲中没有讨论 EUV，但是在会议上提交了关于 EUV 的论文。英特尔有 4 个用于开发的 EUV 工具，他们已经表示他们有 7nm 工艺的光学解决方案，如果准备就绪的话将使用 EUV。
1.2 格芯 7nm
该工艺的关键特性为：
鳍片 - 自我校准四重图形技术（SAQP，间距为 30nm。7nm 被列为格芯的第三代 FinFET 工艺，我知道他们的第一代 FinFET 是 14nm 工艺，但是不确定第二代是什么，也许是 14nm 的增强版。
栅极 - 栅极节距（或称为 CPP）为 56 纳米，可能是采用自对准双重曝光工艺（SADP）技术实现的。
间隔物 - 格芯没有透露，但我相信它可能是第二代低 k 材料，如 SiOC。
源极 / 漏极 - 凸起型的源极 / 漏极，epi 制程进行了优化，可以带来 15%的性能改善。
应变 - 凸起型的源极 / 漏极。
功函数金属 - 使用多个功函数来设置阈值电压的第二代金属材料。格芯在他们为 IBM 的 14HP 打造的 14nm FinFET 工艺上使用了多种功函金属。 这次使用了 8 个功函数金属，提供 4 个阈值电压。该技术的所有阈值电压都是通过使用不同的功函数金属来设定的。
触点 - 该工艺具有钴填充触点，采用沟槽注入技术，用于优化 NMOS 和 PMOS 触点。植入物和硅化物的优化使接触电阻降低了 39%。钴沟槽接触使得垂直电阻减少了 40%，当用于局部互连时，电阻减少了 80%。
互连层 - 表 2 总结了互连层。在本文的描述中，格芯的 7nm 工艺具有 13 个互连层，但如果包含 M0 在内，就有 14 个互连层。在 M0 到 M3 层上添加钴衬里，可以将电迁移性能提高了 100 倍。如果没有这种改进，7nm 的电源轨会比 14nm 宽 3 倍，但实际上是窄了 4 倍。通过将最小金属间距限制为 40nm，可以使用 SADP。SADP 允许在同一芯片上使用宽而窄的金属线，<40nm 的节距则需要更严格的 SAQP。
表 2. 格罗方德互连层
SRAM 单元尺寸 - 高密度 SRAM 尺寸为 0.0269 平方微米，高性能 SRAM 尺寸为 0.0353 平方微米。低功耗 SRAM 的写操作电压低至 0.5 伏特。
逻辑单元尺寸-- 最小金属间距为 40nm，一个逻辑单元有 6 个轨道单元，因此其单元高度为 240nm。鉴于栅极节距是 56nm，单元尺寸为 240nm *56nm，即 13,440 平方 nm。更大的 9 轨单元还能进一步提高 10%的性能。
密度 - 和格芯自己的 14nm 相比，该工艺的密度提升为 2.8 倍，可以将普通的 SoC 模块的尺寸降低为原来的 0.36 倍。为了实现这一点，格芯花了很长的时间优化设计规则。
成本 - 与 14nm 相比，双鳍片、6 个轨道单元的移动版本的成本降低幅度超过 30%，根据 SRAM 混合度，成本最高可降低超过 45%。
MIM 电容器 - MIM 电容器的密度是 14nm MIM 电容器的两倍。
ASIC - 已经发布了 FX7。
EUV - 当 EUV 技术准备就绪时，格芯将在该工艺的触点和过孔制程上使用 EUV 技术。只在触点和过孔上使用 EUV 虽然不能实现尺寸缩减，但是也不需要重新设计，而且掩膜数量可以从 15 个降低到 5 个，按照现在每层掩膜需要耗时 1.5 天计算，EUV 技术能够帮助节约半个月时间。格芯的这个说法意味着他们将 5 个三重图案光学掩模层变成了 5 个单独图案 EUV 掩模层，有一件事情让我对格芯的这个说法感到困惑，因为这他们在这次会议上提到了 4 色触点，我想格芯说的可能是两个四重图案接触层、一个三重图案通孔层和两个双重图案通孔层，我要求格芯澄清这一点，但是他们拒绝提供细节。在金属层上使用 EUV 技术，可以降低尺寸，但是需要重新设计。格芯已经在在 CNSE 使用 EUV 工具进行开发，他们在位于马耳他的 Fab 8 工厂中已经安装了 1 个 EUV 工具，还有 1 个在 12 月晚些时候交付，2 个在 2018 年交付。
2.0 讨论
在本节中，我将比较一下英特尔 10nm 和格芯 7nm 工艺的一些关键特征。
2.1 鳍片形状
当英特尔首次在 22 纳米上推出 FinFET 工艺时，当时的鳍片底部比顶部宽得多。当时很多人撰文讨论这种形状对性能的影响。一个理想的鳍片应该是矩形的，上角有一些圆角，以防止出现热点。如果鳍片从上到下的宽度不同，不同的宽度将会导致不同的电气特性。我曾经听说过，如果你测量英特尔早期的 22 纳米鳍片的话，他们看起来更像两个晶体管而不是一个。 图 1 比较了英特尔 10nm 鳍片（左侧）与格芯的 7nm 鳍片（右侧）。 和 2011 年英特尔推出的 22nm 制程的鳍片相比，现在的鳍片更像一个矩形了，格芯的鳍片看起来比英特尔的鳍片更像矩形。
图 1. 英特尔鳍片形状和格芯的鳍片形状
2.2 用于阈值调整的功函数金属
英特尔使用 4 个或 6 个功函数金属，提供 2 或 3 个阈值电压，格芯则使用 8 个功函数金属，提供 4 个阈值电压。阈值电压的数量可能代表不同的工艺目标。格芯面向代工厂客户，他们希望有多个阈值电压以实现各种低功耗应用，而英特尔可能瞄准高性能微处理器应用。使用功函数金属设置阈值电压使得通道不会被掺杂，这种方案有两个优点。首先，未掺杂的信道具有更高的载波移动性，因此具有更高的性能。其次，未掺杂的沟道也消除了随机掺杂波动（RDF），并使阈值电压分布更紧密。
2.3 钴互连与铜互连
之前有很多文章，说英特尔使用了钴而格罗方德没有使用钴，其实这是一种错误地说法。格芯采用钴填充触点，只是没有把它用在互连层上（尽管可以使用钴沟槽触点进行本地互连），而英特尔的工艺则包括钴填充触点、2 个钴互连层和 1 层钴填充通孔。
图 2 显示了互连线的电阻。
电阻计算方法如图 3 所示。
图 3. 互连线的电阻计算公式
铜的体电阻率为 1.664 微欧·厘米，而铝的体电阻率为 2.733 微欧·厘米，因此在 130nm 时，铜取代了用于互连作用的铝。而钴的体电阻率为 6.247 微欧·厘米，所以您肯定不会认为钴会在互连应用中成为取代铜的一个有吸引力的候选者，然而，在非常小的尺寸下，铜的电阻率会由于电子散射而增加，钴的电子平均自由程大约是铜的三分之一，因此它比铜更不易受电子散射的影响。而且，铜需要较厚的高电阻率阻挡层，其厚度不会缩小，所以在小的工艺尺寸上，该阻挡层将大大增加互连的横截面积。钴本身有很好的阻挡特性，因此钴可以以足够小的线宽实现低电阻互连。作为低电阻互连解决方案的钴的具体线宽取决于若干因素，但是正好位于 10nm 工艺区间。我认为，英特尔之所以使用钴，是因为他们的 10nm 工艺的最小金属间距为 36 纳米，所以可以这么做。格芯在 2016 年的 IEDM 大会上发表了一篇关于与 IBM 和三星共同开发的 7nm 工艺的论文，文中提到的最小金属间距为 36nm，使用钴实现了一级互联。我的观点是，格芯的 7nm 工艺的最小金属间距为 40nm，它不需要用钴，它比铜更昂贵，所以格芯不使用它。钴也提供比铜更高的抗电迁移性，格芯使用钴衬垫和在铜线周围加 cap 的方式来满足其电迁移目标。
总之，英特尔之所以在互连上使用钴是因为做得到而且有意义，格芯不在互联上使用钴是因为成本更高没有意义，当工艺尺寸进一步下探到 5nm 以下时，我预计钴的使用会更多，最终会使用钌取代钴。
2.4 密度
在比较工艺密度时，有很多度量衡可供选择。
单个晶体管的尺寸是鳍片间距（FP）乘以栅极节距（CPP）。 表 3 列出了这两种工艺的晶体管尺寸。
表 3. 晶体管尺寸比较
用这个标准衡量，格芯的 FP 更激进，所以晶体管尺寸更小。以晶体管尺寸作为度量标准的问题是它没有考虑到布线，不能反映实际的设计区域。
实际的逻辑设计是使用标准单元完成的，所以以标准单元尺寸做度量衡更合适。图 4 显示了一个类似于 Intel 7.56 轨道单元的 7.5 轨道单元。
几年前比较工艺密度时，通常使用 CPP x MMP 作为单元尺寸。表 4 给出了这两个工艺的计算结果。
表 4. CPP x MMP 比较。
按照这个标准，英特尔的单元尺寸似乎更小。这个标准的问题在于近年来设计技术协同优化（DTCO）已经成为制造技术发展的一个重要实践，轨道高度已经成为另一个尺寸缩减的重要指标。从图 4 我们可以看到实际的单元大小是轨道高度 x MMP x CPP。表 5 列出了这两个工艺的计算结果。
表 5. 标准单元尺寸。
按照这个标准，格芯的单元尺寸更小。但是，还必须考虑到，英特尔通过消除标准单元边缘处的假性栅极，实现了更紧密的单元封装。
英特尔最近试图重新制定一个衡量指标，NAND 单元面积占 60%权重，扫描触发器单元面积占 40%权重，图 5 是英特尔的计算方法说明。
图 5. 英特尔计算方法
在英特尔的这个方法中，这些单元和权重和典型的逻辑器件设计相吻合。英特尔透露，按照这个标准，他们的 7 纳米工艺可以每平方毫米存储一亿零八十万个晶体管。这个度量方法有两个问题，第一，英特尔是唯一一家基于这个标准拿出报告的公司，第二，代工厂认为这个度量标准没有考虑到布线的细微之处。尽管有这些问题，我仍然试图在此基础上作出我自己的估计。对于英特尔，我计算得出的密度为每平方毫米 1.03 亿个晶体管（他们报告的是 1.008 亿个），对于格芯，我计算得出的是每平方毫米 9050 万个晶体管。它们两者最大的区别在于格罗方德在标准单元的边缘需要假性栅极，而英特尔消除了假性栅极，这种处理方案使得英特尔在扫描触发器单元上获得了很大优势。
GF 的高密度 SRAM 单元尺寸为 0.0269 平方微米，英特尔为 0.0312 平方微米，所以格芯工艺在 SRAM 重型设计中更具优势。
理想情况下，需要有人在这两个工艺上设计一个 ARM 内核，并披露如何进行比较。在评估完所有这些指标后，可以得出结论，这两个工艺提供了相似的密度，而芯片的大小取决于设计规格和工艺特性的匹配度。
2.5 上市时间
格芯的 7nm 工艺预计将在 2018 年下半年完成。英特尔的 10nm 工艺已经延迟了很长时间了，而且我听说该工艺可能会在 2018 年底甚至可能会在 2019 年进入生产阶段。这给半导体行业带来了一个迷人的变化。英特尔在 2007 年、2009 年、2011 年和 2014 年分别推出了 45nm、32nm、22nm 和 14nm 工艺。之前的许多工艺世代，英特尔基本保持了为期两年升级一次制造工艺的节奏，现如今距离它推出 14nm 工艺已经有三四 4 年的时间了，上次推出 14 纳米用了三年时间，现在这次则推迟到了 4 年以上，这种变化也引发了人们对于英特尔何时推出 7nm 的讨论，现在看来，是 2022 年还是 2023 年？
与此同时，台积电则加快了进度，他们在 2016/2017 年推出 10 纳米，2017/18 年度推出 7 纳米，计划将于 2019 年推出 5 纳米，其 3 纳米也正在开发中。三星在 2017 年推出了 10nm 的产品，它的工艺路线图是 2017/2018 推出 8nm，2018/2019 推出 7nm，2019 年推出 6nm 和 5nm，以及 2020 年推出 4nm。格芯在 2018 年推出 7nm 版本，并将在 2019 年前后推出 7nm 的升级版，它还没有讨论过 5nm，但是我预计会是在 2020 年之前拿出计划。由于代工厂的 7nm 工艺在密度上与英特尔的 10nm 工艺相当，而且可能在英特尔推出 7nm 工艺的时候拿出更低尺寸的几代工艺，所以我预计，在未来几年内，晶圆代工厂将获得明显的密度优势。
2.6 性能
我希望能够比较一下这两种工艺的性能，但是迄今为止的披露信息有限，我无法给出结论。英特尔专注于微处理器性能，而格芯和其它代工厂则更侧重于移动设备领域和功耗，除此之外，我没法给出任何明确的结论。
3.0 结论
对比英特尔的 10nm 工艺和格罗方德的 7nm 工艺，会发现和不同之处相比，他们的相似之处更多。由于它们面对和正在解决的都是相同的物理问题，所以这并不令人感到惊讶。
我感到吃惊的是格芯的速度，他们在 14nm 上失败后不得不从三星那里获得许可，现在他们开发的 7nm 工艺居然可以与英特尔最新的 10nm 工艺势均力敌。
英特尔曾经在制造工艺上领先全球，看看现在他们已经落后了多少，这也是令人惊讶的。他们在 HKMG 上领先代工厂几年时间，在 FinFET 上也一度领先数年，现在虽然它们仍然首先采用钴互连技术，但是代工厂在工艺密度方面已经追赶上来，并且似乎在未来几年中取得实质性的领先。
现在英特尔、格芯、三星和台积电都能提供领先的制造工艺，业界现在有四个可行的先进制程可选了。
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