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新的芯片架构和封装选择，包括扇出和 2.5D 封装正在改变多核设计的需求和应用，以及用来解决更多棘手的问题。
之前提到过，内核数量的增加并不一定会提高性能，且往往会因为加入了错误尺寸或种类的内核而导致功耗的浪费。半导体行业的确发生了一系列的重大改变，单从横向来看，行业关注的焦点已经从体系架构转向微体系架构。高带宽内存和混合内存的出现大大的降低了商业发展中的性能瓶颈，但依然存在一些挥之不去的问题，例如设计工具是否成熟以及这些设计是否能迅速的降低成本。
以上变革将对于内核的采用和设计产生重要的影响，同样也赋予了巨大的挑战。此外，它们迫使系统架构师更加深入的探究内核究竟在怎样的环境和应用下能够实现最好的工作，以及是否具备更高的性价比和不可替代性。这就需要在设计前期产生更多的工作，因为很多内核都可以调整大小，甚至用可满足不同吞吐量的不同内核来替代。通过后期的验证，这些方法可能会带来意想不到的结果。
NetSpeed Systems 首席执行官、联合创始人 Sundari Mitra 表示，“我们看到了不同的传输模式。次优的方法就是调整所有内核来满足各项需求，或者满足所有峰值需求。你需要做延迟和带宽分析来使之更加异构化，从而添加更多的‘what if’分析。”
这大致相当于用一个聚合的贝尔曲线来取代单一的贝尔曲线，从而得到一个更详细和准确的设备运转分析图。它代表了不同内核和计算单元的综合物理属性，通过软件的运行来计算如何将这些内核、内存以及所有的单元组合在一起。
“多核系统的问题不在于可根据需求来调整的硬件。”Aldec 公司软件部门经理 Zibi Zalewski 表示，“问题主要在软件这一侧——即如何在应用中使多维处理更高效，这也是工程师们开始采用 FPGA 加速算法来取代多核处理器的原因之一。FPGA 解决了软件开发者在编译器和 C 语言中的加速问题。英特尔和 Altera 的合并也证明了这一趋势，即传统处理器和 FPGA 的结合可以带来无限加速的解决方案。”
FPGA 厂商都在拥抱 2.5D 封装，但并不是为了性能考虑。赛灵思和 Altera 采用了四核互联的方式来提高产品获益，因为更小的芯片要比一个单芯片拥有更大收益。这样的方式直接消除了一核拆分成四核所带来的性能损耗。
在 ASIC 的世界，先进封装技术的焦点已经放到了更高的时钟速率上，因为动态功耗、漏电流以及热效应在一个封装内更容易被隔离。扇出和 2.5D 封装相比平面结构提供了更高的传输速率，并且对电阻和电容的性能也产生了直接影响。
“你采用的内核越多，需要的存储器访问入口就越多。” ASIC 市场总监 Bill Isaacson 表示，“这就给 ASIC 以及 ASIC 的路由选择能力带来了很大的压力，特别是当你需要分区设计的时候。”
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