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引言：FPGA设计中使用了各种PCB SelectIO™接口VREF生成电路。有时即使在以前的设计中已经成功的在电路板上设计了VREF生成电路，也会在VREF引脚上发现大量噪声（200–400mV）。大量VREF噪声的存在可能导致高性能SelectIO接口（如宽DDR3存储器接口）的设计裕度损失。本文重点介绍这种VREF噪声的来源，并给出优化PCB SelectIO VREF生成电路的方法。
1. VREF输入
图1显示了FPGA内部VREF电路的简化视图。电路由包含VREF引脚的SelectIO bank的VCCO电源轨供电。FPGA比较器电路呈现高阻抗输入负载（从DC角度来看）。
图1：FPGA VREF电路的简化视图
2. 跟踪要求
通常，SelectIO频带的VCCO电源受到多个源（例如SelectIO开关活动和开关电源谐波）的低振幅、高频噪声。为了获得最大的噪声裕度，这需要由PCB电路产生的VREF电压来实时跟踪VCCO上的变化（VREF＝跟踪VCCO/2）。这很容易通过电阻分压器实现，如图2所示。
图2：用电阻分压器生成VREF电压
VREF供电不应使用标准电源稳压器。因为电源稳压器理想情况下被设计为输出电压不随输入电压的变化而变化电路。然而，这对于VREF应用来说是不希望的特性，因为VREF输出要保持跟踪VCCO变化。
除了由于缺乏跟踪而导致性能下降之外，标准电源稳压器还增加了成本。因为VREF电流负载通常非常小（约1µA的典型值）。
图3：TPS51200为DDR3供电电路
特殊的DDR3参考电源稳压器被设计用于产生VREF电压并跟踪VCCO的变化（例如，德州仪器TPS51200，国产思瑞浦的TPL51200），如图3所示。可以使用这些电源稳压器，但它们会增加不必要的费用。
3. VREF噪声根本原因
噪声问题具有串扰、耦合机制和所谓的“受害者”电路的共同属性。对于SelectIO VREF噪声，最常见的噪声源是SelectIO接口开关时的开关频率（和谐波）。耦合机制产生的噪声通过电源轨和直接连接到FPGA VREF引脚的PCB走线引入。
图4显示了FPGA VREF管脚路径上的寄生电感和电容元件，该图可以更深入的了解VREF噪声的引入路径。
图5：BGA封装构成
L1是从FPGA焊球到管芯的封装电感，并且在封装类型（例如，引线键合CSG和倒装芯片FFG封装）之间显著变化。L1也因引脚而异。C1是管芯输入电容，其在FPGA工艺节点之间具有一些变化。L1的值可以从包文件中获得，C1的值从RLGC IBIS模型中获得。为了便于说明，表1显示了倒装芯片封装中28 nm工艺节点上的7系列XC7VX485T-FFG1761器件中一些VREF引脚的值选择。
表1：XC7VX485t-FFG1761上某些具有代表性的VREF引脚L1和C1值
注意：
1.在28 nm节点上的7个串联器件上的HR SelectIO的平均管芯电容为~7.5 pF。
2.高性能。
此外，PCB过孔结构、PCB堆叠和接地间隙拓扑（典型值分别为约0.5nH和约1 pF）提供了少量额外的杂散电感和电容。
忽略这些小的附加PCB贡献，L1和C1形成谐振受害者电路。频率接近L1和C1定义的谐振的任何小的、持续的输入信号都会激发该谐振，L1和C1的这种谐振行为是过多VREF噪声的根本原因。
4. 典型受害者谐振频率
表2显示了XC7VX485T-FFG1761器件LC电路的谐振频率为：
1/（2π（LC）½）
表2：XC7VX485T-FFG1761上一些代表性VREF引脚的典型谐振频率
大约800MHz的谐振频率是最麻烦的。大部分DDR3接口以接近该频率的速率运行。例如，DDR1600是一种通用接口速率，其基本时钟速率为800MHz，非常接近VREF引脚B18的887MHz的受害者谐振频率，如表2所示。大量能量可以耦合到受害者谐振电路，从而产生大量的VREF噪声。
可以看到VREF噪声产生的另一个应用领域是高速LVDS接口领域。这些接口可以在1.2Gb/s到1.5Gb/s的范围内运行。在基本时钟频率和基本时钟频率（三次谐波频率）的3倍处存在显著干扰。800Mb/s
DDR接口将具有1.2GHz的三次谐波含量。从表2可以看出，这些LVDS DDR接口可能会产生VREF噪声。
5 .设计到设计的变化
到目前为止已经确定了导致VREF噪声的存在或不存在的几个变量。其中一些变量，如SelectIO开关频率、封装寄生效应（包括引脚到引脚的变化）和IC工艺参数在设计代之间的变化并不明显。由此，可以看出PCB电路设计可能会在一种设计提供安静的VREF参考电源轨，而在另一种设计中提供较大的VREF噪声。
6. 优化VREF电路设计推荐
本节讨论了VREF引脚B18上887MHz谐振的示例，假设DDR3接口以1.6 Gb/s的速度运行。最小化VREF噪声的一种方法是将阻抗最小为~887MHz的电容器连接到VREF引脚。该电容器的物理位置应尽可能靠近VREF引脚。图4显示了这种电容器的特性。
图6：Murata的阻抗与频率特性 （GRM033B11C151KA01）电容器
如图6所示，Murata的150pF，0201尺寸电容器（GRM033B11C151KA01）在电容器的自谐振频率~887MHz附近具有非常低的阻抗（0.7Ω）。（Murata有一个在线工具，显示电容器自谐振和其他电容器特性http://www.murata.com/products/design_support/simsurfing/index.html)。
尽管该电容器消除了887MHz附近的高频噪声，但谐振频率仍然存在，并且已经转移到一些其他频率。这种偏移的谐振频率范围仍然可能受到一些特定于客户的数据模式的激励，这可能会产生难以调试的问题。可以用具有一定范围的电容值和相应范围的最小阻抗的一系列电容器来扩展这种方法。然而，将所需电容器的数量物理地定位在足够靠近FPGA VREF球/引脚的位置变得不切实际。
推荐的电路示意图如图7所示，相应的PCB物理布局如图8所示。
图7：VREF的推荐电路示意图
图8：VREF的推荐物理布局
该电路引入电阻元件R3以抑制振荡。电容器C2大于C1，有效地将R3的一端高频接地，将R3插入FPGA内部由L1和C1组成的电路中。高频下的电路行为可以通过图9中所示的电路来近似。
图9：VREF电路在高频下的表示
具有0.8mm球间距的封装可能会导致设计者不能使用VREF引脚附近的某些FPGA管脚，以为0201封装阻容器件腾出布置空间。
在布局到位的情况下，可以调整R3和C2的值以适应实际设计。该电路近似于二阶谐振电路。R3和C2应选择为使电路临界阻尼，应避免出现阻尼不足的情况。
现在可以选择R3的值，使得电路受到临界阻尼。在这种情况下：
R3=2（L/C）½
对于前面示例中的VREF引脚B18： R3=2x（6.9 nH/4.67 pF）½=77Ω。
这个电路的物理布局很重要。R3和C2需要在物理上尽可能靠近FPGA的VREF管脚，如图9所示。表3显示了XC7VX485T-FFG1761设备上VREF引脚B18和L11实现临界阻尼特性的部件规格。
表3：VREF引脚B18和L11临界阻尼特性的元件规范
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