早期架构探索：Multi die系统设计的关键

人工智能应用和大语言模型（LLM）的兴起，自动驾驶汽车、智能交通系统以及车内互联体验的不断创新，以及电子设备的智能化和互联化不断加强，对芯片性能和实时计算和控制功能都提出了更高的要求，传统SoC已经难以满足这些不断演进的应用需求。

在这一背景下，多芯片系统（Multi die）受到更多青睐。该系统的核心理念是将多个裸片或小芯片（chiplet）集成到一个封装内，以协同工作来满足复杂应用场景的需求。Multi die系统通过集成不同类型的芯片，为HPC和汽车电子等新兴应用领域提供了更灵活、更高效的解决方案。

Multi-Die系统的优势和挑战

分解和聚合是Multi-Die系统的两大技术发展方向。分解是指将一个庞大又复杂的SoC分解成更小的芯片。与分解相对应的就是聚合，即将分散的独立芯片集成到单一封装中。

技术发展是Multi-Die的发展源动力。昂贵的半导体光刻工艺给大型芯片的传统制造流程带来诸多限制，而即便制造工艺可行，大芯片的产量也不会很高。相比之下，采用不同工艺制造多个小芯片并集成在一起则更为经济。CPU、GPU或AI加速器SoC都开始应用Multi die，数据中心、汽车、移动设备、游戏等领域随处都可见其身影。

Multi-Die系统中的芯片间通信功耗较低，并且与通过PCB集合在一起的芯片组相比，其能提供更高的数据吞吐量。这种Multi-Die系统在网络通信领域的应用最为广泛，最典型的就是把处理器芯片和光学器件封装在一起的通信芯片。

Multi-Die所具有的优势

业内对Multi-Die系统的评价是：以经济高效的方式更快地扩展系统功能、降低风险、缩短产品上市时间、以更低的功耗实现更高的吞吐量，以及更快打造新的产品类别，正在成为超越摩尔定律和解决系统复杂性挑战的解决方案。

不过，Multi-Die的概念虽然很容易理解，但在实现中将面临诸多挑战，包括系统路径规划、内存利用率和一致性、功耗/热管理等。解决这些挑战的关键之一就是在芯片设计的早期阶段选择最合适的架构。

早期架构探索的关键

成功设计Multi-Die系统的关键之一在于建立一个用于早期架构分析的虚拟原型环境。这个环境允许架构师构建多芯片系统的硬件资源模型，并将应用程序的处理和通信需求构建为工作负载模型。将工作负载模型映射到架构模型就有效地创建了多芯片系统架构的可执行规范。其中，所有组件都是高度可配置的。

有了这个基础架构，仍有巨大的设计空间可供探索。因此，架构师的首要目标将是定义一个满足项目关键性能指标（KPIs）的可行架构，然后优化架构以最小化功耗和成本。

这个过程的最大挑战在于必须在项目的早期就做出重要决策，但是那时可用的设计数据非常有限，而且性能、功耗和热量等KPIs依赖于应用工作负载在有限的处理和通信资源上运行的动态效果。这正是为什么传统的静态数据表分析架构的方法必须被Multi-Die的虚拟原型所补充或替代的原因。

如果采用新思科技的Platform Architect for Multi-Die Systems，这些问题就可以迎刃而解。该方案具备所有必要的功能和模型，能够实现多芯片系统的基于虚拟模型的性能和功耗分析，提供前述的所有优势。并且，整个系统模型的创建可以利用新思科技解决方案附带的大型模型库提高效率。

基于Platform Architect for Multi-Die Systems系统模型一旦构建完成，就可以进行快速的设计空间探索。这些模型具有高度可配置性，并且仿真速度比寄存器传输级（RTL）仿真快100~1000倍。更改系统资源划分或IP配置的周转时间很短，多个仿真可以并行运行在普通计算机上，这使用户能够快速分析设计和配置参数对性能和功耗KPI的影响。

Platform Architect for Multi-Die Systems还提供了各种各样的分析视图，以帮助快速分析性能和功耗问题的根本原因。大规模参数扫描的结果可以汇总到图表中，以分析设计参数对性能和功耗指标的敏感性。最终目标是做出正确的设计决策，大大降低构建系统的风险，无论是设计不足导致的未满足产品需求，还是设计过度导致的成本过高。

规避早期架构设计的瓶颈

对于单片SoC，架构设计探索阶段涉及一系列考虑因素：硬件/软件划分、IP选择配置和连接、宏观架构、互连和内存大小以及功耗分析等。这些参数对系统的性能和功耗有一系列影响，因此需要在早期进行分析，以确保能够满足设计的性能目标和功耗预算。

设计集成异构芯片在单一封装中的多芯片系统，将会有更多考虑因素，例如，将集成哪种类型的芯片或芯片组，以构建满足架构需求的系统？在哪里划定芯片之间的分界线？使用哪种协议进行芯片间的互连？芯片之间的边界对功耗和性能有什么影响？

考虑到这些因素，在多芯片系统的早期架构设计阶段需要完成三项主要任务：1）将系统功能划分到芯片和芯片内部的组件中；2）优化多芯片系统，特别是跨芯片边界的通信；3）加速整体架构实现，使硅片、封装和软件团队能够更轻松地进行下游开发任务。

挑战是在项目的早期，只有很少的数据可以利用。这是传统的静态数据表分析必须被Multi-Die系统的虚拟原型所取代的原因。

静态数据表和内部工具可以用于跟踪功耗、性能和热管理的关键KPI指标。这通常是SoC的KPI指标管理的方式，不同的团队在设计的每个阶段共享他们的电子表格。然而，基于电子表格的方法容易出错，不利于使多芯片系统设计团队能够达到其KPI指标。

Platform Architect for Multi-Die Systems避免了这种问题，可实现早期的、基于虚拟模型的架构探索——比寄存器传输级（RTL）可用性提前6到12个月——使用户能够及早分析性能、功耗和热量瓶颈。该解决方案提供了对软件工作负载的快速建模以及高效的进行设计空间参数扫描和针对KPI指标的敏感性分析，从而权衡设计。它消除了多芯片系统架构设计的风险，同时还降低了重构成本。

Platform Architect for Multi-Die Systems为架构和系统设计人员提供了基于SystemC模型仿真的工具和高效的方法学，用于多芯片系统架构的早期分析和优化，以提升性能和功耗。

作为一种基于模型的解决方案，Platform Architect for Multi-Die Systems可以构建多芯片系统的可执行规范。其附带的大型模型库支持系统模型的创建，可达成快速进行设计空间探索，并快速分析设计和配置参数对性能和功耗KPIs的影响的目标。

Platform Architect for Multi-Die Systems 是新思科技加速异构集成的Multi-Die系统全面解决方案的一部分，该解决方案包括用于早期架构探索、加速软件开发和系统验证、高效的裸片/封装协同设计、强大且安全的芯片间互连以及增强制造和可靠性的EDA和IP产品。来自Platform Architect for Multi-Die Systems的数据可以输入到新思科技3D IC Compiler，这是一个统一的从探索到signoff的平台，检查物理架构方面的考虑因素，反之亦然，以确保在架构规范设计阶段就考虑到物理方面的因素。

结语

对于带宽密集型应用程序的设计者而言，Multi-Die已成为一种首选的架构。为了延伸摩尔定律并提供系统功能的加速扩展，这些系统在架构探索阶段必须考虑独特的因素。Platform Architect for Multi-Die Systems等动态、基于模型的解决方案提供了分析和仿真功能，有助于设计者交付满足功耗和性能KPI以及进度目标的多芯片系统。