2nm工艺的前奏

3nm工艺刚量产，业界就已经在讨论2nm了，并且在调整相关的时间表。2nm工艺不仅对晶圆厂来说是一个重大挑战，同样也考验着EDA公司，以及在此基础上设计芯片的客户。

近期，2nm节点的消息几乎被讨论的沸沸扬扬的chiplet所淹没，但实际上它正在向量产迈进。它承诺给CPU、GPU、AI芯片，以及最终的智能手机AP的开发者带来更多的晶体管、相对低的功耗（如果设计得当的话），以及更多的艰苦工作。

但现实情况是怎样的？2nm何时到来？它与3nm有何不同？要使2nm工艺成为芯片设计师可用的工艺，需要具备哪些要素？

2nm在路上‍‍

2nm的时间表有点模糊。首先，2nm工艺并不是只有一种。Intel说到了两种，TSMC也是如此。而日期则变化不定。Intel宣称其第一个版本将在2024年底投入生产。

TSMC表示会在2025年底，但有很多最新信息暗示实际可能会在2026年。Samsung则表示在2025年底。

EDA行业必须与所有这些公司合作，它可能是衡量真实情况的最佳标准。Synopsys的EDA总经理Shankar Krishnamoorthy表示，“0.9版本的PDK（process design kit）已经发布，一些领先的客户正在进行评估。”

PDK是一套庞大的文件集，用于为设计工具定义工艺。0.9级别表明PDK中的数据是完整且大部分都是正确的，尽管也会出现意外。设计团队应能使用0.9版PDK开始探索实现思路，并估算尺寸、速度和功率数据。考虑到2nm目标设计的尺寸和复杂性，如果不出现意外，距离首次流片还有两年左右的时间。

2nm意味着什么？‍‍

从名称上看，人们可能会认为2nm节点只是3nm的缩小版。但实际情况并非如此。两者之间有重大差异。

其中最受关注的是一种全新类型的晶体管。3nm终结了FinFET的时代。为了制造出更小的晶体管，科学家和工程师转向了一种完全不同的结构，所谓的GAA（gate-all-around）、nanosheet晶体管。

当然，Intel也有自己的名称，即RibbonFET。在FinFET中，晶体管是一根竖立在边缘的硅条。栅极（控制电流通过晶体管沟道的电极）就像马鞍一样悬挂在硅条的中心。在新型晶体管中，晶体管的主体是一系列极薄的硅片（Intel称其厚度仅为三个原子）层叠在一起。在这些硅片的上方、下方和中间是薄薄的栅极材料，因此整个晶体管就像是一小片非常小的千层面。这样，栅极材料就完全包围了硅晶体管沟道，使栅极对沟道电流的控制能力更强。

设计人员可以改变叠层中nanosheet的数量、宽度、长度和厚度，从而使晶体管具有各种性能特点。快速、大电流、低功耗，或其中的某些混合特性。

第二个重大变化称为背面电源分布。这种技术不是利用金属互连堆栈的上层向芯片上的电路分配电源，而是在晶片背面制造电源线。然后，利用硅通孔将电源从背面连接到电路，硅通孔是在晶圆上从底面到顶面钻的孔，然后用导电和绝缘材料的复杂插头填充。

另一个变化更具革命性。由于晶体管非常小，连接晶体管和互连段的触点以及互连段本身的前几层必须比生产工艺中尝试过的更小，更紧密。这会对EDA工具产生深远的影响。

挑战工具制造商‍‍

EDA的工作是使工艺对芯片设计师有用。也就是说，尽可能隐藏与芯片预期操作无关的工艺细节。在2nm工艺中，这一任务从那些新型晶体管开始，它们为EDA和芯片设计师带来了挑战和机遇。

Krishnamoorthy表示，一个主要的挑战和机遇是2nm中可能的晶体管类型数量之多。工艺工程师可以提供快速或缓慢、低泄漏或高泄漏、能驱动大负载或小负载的晶体管，或者许多极端之间的组合。标准单元设计师（预定义的小块，如逻辑门和寄存器，合成工具将它们组合起来创建一个功能）会想要向设计师提供所有这些选项。但这意味着合成工具必须从大量的单元中进行许多选择。可能需要创建针对特定应用调整的库，而不是为每个芯片设计的每个部分提供全部库。

另一个问题将是局部布局效应。2nm中的元件非常微小、精致且紧密，它们可以在三个维度上相互影响，包括电气、热和机械影响。这意味着特定单元的性能，例如栅极，可能不仅取决于你从库中选择的单元，还取决于它旁边的单元以及其上方的布线。由于单元设计师无法预知未来设计中某个特定单元周围会有什么，他们必须将这种不确定性建模为一种变化，即单元速度和功耗的不可预测的正负变化。这些变化数据会在设计组装过程中传递给分析工具，因此这些工具不能准确估计电路的运行速度，但可以估计最好和最坏的情况，以及电路是否有可能无法工作。

关于背面电源分布的一个相当极端的例子是，大电流将在芯片运行时穿过芯片背面并通过硅通孔上移。这将产生不均匀的发热，可能以几乎无法预测的方式改变晶体管的性能，除非对完成的芯片设计进行详尽分析。因此，这些变化也必须考虑在内。

小线路，大问题‍‍‍‍‍‍

另一个挑战来自于超小尺寸的互连特征。由于它们非常小，但又必须承载大电流，触点、通孔和金属段可能会造成额外的延迟和加热。事实上，在大多数电路中，互连特性将主导电路性能，而晶体管的特性则相对次要。这意味着在组装单元创建功能时，不仅你选择的单元，而且你放置它们的位置以及你如何布线连接它们，都将影响功能的性能。

EDA行业通过消除以前在选择单元、放置单元、互连布线和电路分析之间的独立工具的界限来应对这一问题。今天，在如Synopsys的Fusion Compiler等工具中，所有这些功能都是并行进行的。合成工具将选择一组单元，布线放置工具将进行试验放置和互连，分析工具将报告估计的延迟和功耗，如果不满足要求，可能会选择新的单元，重新放置单元或移动布线，然后工具才会转移到另一组单元。这非常耗费计算和内存资源，但却是必要的。

Krishnamoorthy指出的另一个问题与设计分析的最后阶段有关，即在设计发送到晶圆厂之前：设计规则检查。在这个工具中，设计工具在晶圆上创建的实际图案要根据一系列规则进行检查，以确保工艺实际上可以生产设计所需的图案。这个问题多年来一直在增长，但在2nm处变得尤为严重，即规则的数量呈指数级增长，个别规则的复杂性也在增加。这使得设计规则检查变成了一项庞大的计算任务。

对于任务的总规模几乎无法做出改变。但Krishnamoorthy表示，有可能仅对设计更改进行局部分析，而不必因为有人必须更改几个栅极就重新评估整个芯片设计。考虑到在庞大设计项目过程中发生的许多小变更，局部分析可能会显著影响整个设计时间表。

AI是否能发挥作用？‍‍‍‍‍‍

2nm带来的几个问题属于特定类型的问题：工具必须在一个巨大的设计空间中找到最佳方案，这个空间大到无法穷尽搜索。例如，选择特定功能的最佳单元版本可能就是这种情况。在运行合成、布局和布线时选择最佳编译器设置肯定也是这种情况。过去，设计团队寻求优化的方式是向设计大师请教，然后并行运行许多实验并比较结果，希望能试出一个成功的组合。

AI已经证明，它能够极大地帮助解决这类问题，利用智能搜索代理至少可以在空间中实现局部最优，而无需进行穷举式搜索。这可以为设计团队节省数月的工作，尝试不同的输入组合以实现最佳设计，并且可以使团队免于不得不选择一组极差的次优选择。如果这种技术能够应用于单元选择和布局等方面，它也能在合成时间上带来类似的好处。

但Krishnamoorthy指出了另一个AI可以在2nm中大显身手AI领域：生成模型。生成式AI已在编写软件功能、为硬件特定功能块创建RTL代码和生成测试平台等领域展现出潜力。Krishnamoorthy建议，或许可以针对潜在架构的缩小领域，创建一个基本的生成式AI模型。然后，这个模型可以用特定客户的实际设计数据进行增强，从而根据客户的应用和设计风格对其进行调整。然后它可以用于生成RTL或测试平台代码。考虑到2nm工艺的目标设计在定义上将是巨大的，这将是一个巨大的帮助。

当然，挑战也是存在的。必须有人创建基础模型，并用客户数据进一步训练它，同时为客户的IP和第三方IP供应商提供可靠的保护。例如，ARM在这些问题上的表现就十分有限。即便是训练最好的生成模型也已知会偶尔出错，有时是频繁的小错误，有时是重大失误。检查生成模型工作的程序必须是彻底的，并且要内置于设计流程中。

翻开新篇章‍‍‍‍‍‍‍‍‍

因此，在许多方面，2nm将在半导体工艺以及EDA行业的历史上翻开新的一页。新型晶体管、新型电源分布、空前水平的电路交互、复杂度和设计规模，将联合起来使EDA工具及其用户的工作变得极为艰巨。但这些挑战已经在EDA行业中产生了新的想法和新类型的工具。它们也可能迫使芯片设计团队的组织方式和不断发展的IC设计流程进行新的调整。因此，2nm将到来，而且人们还要学会利用它。

2nm节点将迫使EDA工具和芯片设计团队的工作方式发生重大变化。它还可能巩固AI工具在芯片设计过程中的新角色。