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关于芯片的7nm到底是个啥,我得继续讲讲

2023/11/10
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阅读需 8 分钟
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上个月月底,我在线上课上给学员讲了一下《究竟什么是7nm?》。主要还是针对最近网上议论纷纷的7nm芯片做了一些扫盲性质的科普

课程大约不到两小时,算是基本把芯片的结构、线宽定义以及实际技术指标的一些含义讲了一下

课上我也发现,对于非半导体制造领域从业人员而言,大家对这块的概念确实非常模糊,有很多常识性的理解错误和混淆。所以,我写这个文章,课程中的一部分内容给没有听过课的朋友讲述一下,顺便也供听过课的学员温习

需要注意的是,这个文章并非我课程的全部内容,只是针对半导体器件结构和线宽的概念的一部分解释说明而已。对于我课程全部内容感兴趣的朋友,还是需要来报名我线上课程交流,谢谢

首先,下图是一张我从网上找到的一个经典的逻辑芯片的结构剖面图。从图上大家可以看到,半导体芯片/器件的结构非常复杂,是由很多层的结构叠加而成的:

最下面的FOEL(Front End of Line)是晶体管结构部分

其上面的BOEL(Back End of Line)是用金属线(铜线为主)把各个晶体管连接起来的结构部分

最上面的则是把信号、电源管脚引出来的部分。这部分通常不是在晶圆厂加工制造,而是在封装厂进行


晶体管/MosFET的结构实际上也是在发生变化的。一般而言,到28nm为止,晶体管的结构通常还是下图中的平面结构:Planar结构。而从20nm开始,晶体管进入了立体结构时代,最典型的就是下图中的FinFET结构。而关于晶体管线宽概念的混淆,也是从这里开始的


一般所谓线宽,在行业内的标准称谓是CD/Critical Dimention,中文直接翻译就是特征尺寸。它指代的是芯片结构里最小的线条宽度,通常就是栅极的长度(见下图最左)后来栅极的长度已经不是最小的线宽了,无法准确代表工艺节点。于是行业内开始用最小线宽半间距来代表线宽,也就是所有图形里最小的两根相邻线条中心位置距离的一半。这个数值代表了芯片结构里的最高图形分辨率

目前光刻机的技术参数里的分辨率,其实说的就是这个最小线条的半间距(见下图中间)

但是到了FinFET工艺时代,其实限于光刻机的技术能力。我们能够做到的实际图形分辨率并没有大幅提升,但是晶体管结构变化以后,其实际的密度确实也大幅度提升了。那该如何评价其工艺水平呢?

于是,晶圆厂们“灵机一动”,想出了等效线宽的概念

下图是Intel的技术资料上公布的标准晶体管密度的计算方法。简单来说,就是用一个标准的与非门(包含4个晶体管)的面积来计算一次晶体管密度,然后再用一个标准FlipFlop触发器(包含6个与非门)电路计算一次平均晶体管密度。然后将两个密度结果加权平均一下,就可以得到当前工艺技术下在单位面积的晶圆上能做几个晶体管

然后用这个密度值对比平面晶体管的密度,然后计算出等效的线宽值来。所以这样一来,虽然我们不能大幅度缩小实际的图形线宽,但是可以通过器件结构的变化缩小晶体管的面积、提升密度来得到一个等效的“小线宽”从20nm的 FinFET工艺开始,我们看到的所谓的线宽都是如此

当然,由于采用了等效换算的方法,这就给各个晶圆厂提供了浑水摸鱼的机会。利用算法上的投机取巧耍鸡贼,各家所谓同一工艺节点芯片的实际晶体管密度是有差别的,而且差别还不小从下图可以看到(我上一次文章里就已经贴过了):虽然同样叫10nm节点,Intel的晶体管密度做到了1.06亿个/平方毫米,而TSMC和三星的密度都只有0.53和0.52,相差几乎一倍
而在之后的7nm5nm节点上,同样情况依旧存在。可见,在取名字上,老实的Intel吃了一个大亏,被另外两家给欺负了

既然工艺节点的命名不靠谱,那行业内是用什么方法来衡量一个具体工艺的水准能力的呢?

事实上,在FinFET工艺中用来判断具体工艺技术的指标很多,不过多数情况下大家记得和理解两个名词就好了:1) CPP:Contacted Poly Pitch 接触孔的多晶硅栅极间距2) MxP:Metal Pitch 金属线的间距(通常指第一层或第二层的金属线间距)

CPP反映了整个晶体管单元(CELL)的宽度;而MxP是用来衡量晶体管单元高度的单位,通常被称为Track。晶体管的高度是MxP的几倍,就叫几个Track,或者几个T
这两个指标就代表了晶体管的大小,也就等于确定了晶体管的单位面积密度。下图是一个参考:

另外,还有一个指标是鳍片的间距(Fin Pitch)。M2P和Fin Pitch的比例称为Gear Rate

好了,看到这里你大体就对先进工艺里的线宽有一个大体认识了当然,具体晶体管里的技术指标和各种名词远不止这些。下面这个表格的大多数名词对于非专业人士而言依旧看得莫名其妙

要把这都解释清楚,另外让大家理解在光刻技术进展缓慢、实际图形线宽无法大幅度缩小的前提下,工程师是如何从20nm开始一路把晶体管微缩到3nm的?这个又是一个很长的故事了。限于篇幅,容我下次再和大家讲解吧

这里就要麻烦大家帮忙多多转发这篇文章。如果文章受欢迎,我自然会尽快更新下一篇,给大家进一步说明一下

搞清楚这些,你基本上可以打败99.9%的非半导体专业人士了。目前市面上针对非半导体行业人员的科普文章里,我还没有看到有解释这些概念的。大家不要错过机会

当然,更多更详细的半导体行业知识,还是欢迎大家来我的线上课程报名交流提问

11月14号,我的新课《台积电的最新财务数据分析》会和大家分享关于台积电的相关信息和知识,也会顺便聊一下对后续整个半导体市场的发展趋势预测有兴趣的朋友欢迎从下面海报中的二维码报名参加。到时候我们好好交流

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