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相比传统的系统级芯片（SoC），Chiplet 能够提供许多卓越的优势，如更高的性能、更低的功耗和更大的设计灵活性。因此，半导体行业正在构建一个全面的 Chiplet 生态系统，以充分利用这些优势。随着异构集成（HI）的发展迎来了巨大挑战，行业各方携手合作发挥 Chiplet 的潜力变得更加重要。前段时间，多位行业专家齐聚在一场由 SEMI 举办的活动，深入探讨了如何助力 Chiplet 生态克服发展的挑战。
日月光集团企业研发中心副总裁洪志斌（C.P. Hung）表示：“从更宏观的角度看，半导体的发展实际上就是去追求高效地完成系统集成。系统集成可以分为两种类型的异构集成——包括同质集成和异构集成。在深入研究异构集成技术的同时，我们必须继续加强和促进产业链成员之间的合作，以克服发展道路上可能出现的各种挑战。”
Chiplet 发展势头强劲
TechSearch 是专门研究微电子封装和组装技术趋势的市场研究领导者，其总裁 Jan Vardaman 指出，IC 设计师认为使用 Chiplet 可以更容易、更灵活地制造他们想要的芯片。通过使用最具成本效益的工艺，Chiplet 还可以生产不同的功能电路，以降低芯片制造成本，而不必依赖最先进的技术。
随着 Chiplet 能够实现更大的灵活性和更优的成本结构，更多基于 Chiplet 的设备已经在市场上涌现。然而，因为这些产品是由不同的制造商独立开发的，所以 Chiplet 的产品之间通常不具有互操作性和兼容性，导致 Chiplet 的生态零散化、碎片化。因此，UCIe 标准的推出正是为了突破以上壁垒，这也是 Chiplet 发展历程中一个关键的里程碑。
AMD 公司高级封装部门企业副总裁 Raja Swaminathan 认为，市场需求是推动半导体行业向异构集成转型的关键因素。高性能计算（HPC）市场对处理器性能提出了更高的需求，而这已经不能单凭制程微缩来满足这种需求。作为处理器供应商，AMD 必须找到新的方法来满足客户的需求，Chiplet 就是最有效的解决方案之一。Chiplet 助力 AMD 克服成本和规模挑战，推出了能够更好地满足市场需求的产品。
异构集成路线图（HIR）倡议主席兼日月光集团研究员 William Chen 表示：“如何将行业研究成果转移到教育系统是进一步促进 Chiplet 生态发展的关键。从设计方法到技术，这一切都掌握在从业人员手中，身处在行业当中的人更加关注 Chiplet。然而，学校里学习 Chiplet 设计的学生很少。我们都很清楚人才对半导体发展的重要性。只有将 Chiplet 带给更多的学生，未来我们才能看到更多基于 Chiplet 的技术。”
Cadence 研发部门副总裁 Don Chan 表示，Chiplet 推动了 IC 设计领域的范式转变。通过将 SoC 的各种芯片功能分解成 Chiplet，并通过先进封装将它们组装成单个器件，IC 设计人员找到了一条无需考虑功耗、性能、面积（PPA）的新途径——而 PPA 正是设计师们一直试图在工艺技术中实现平衡的三大主要目标。然而，这一趋势也带来了新的挑战，例如如何拆分最初集成在 SoC 中的功能并设计 Chiplet 互连架构 Plet，以及如何克服芯片堆叠带来的散热挑战，这些都是最难解决的问题。需要通过发展设计工艺、方法和工具以克服上述挑战。
联发科制造运营和供应链管理副总裁高学武（HW Kao）表示：“对于 IC 设计师而言，Chiplet 最有趣和最有价值的地方在于，它们将 IC 设计变成了“混合鸡尾酒”。人们可以通过混合不同的材料来创造独特的产品。裸片分割（Die Partitioning），即将客户期望实现的功能划分到多个芯片中，已成为唯一的出路。”
在实践中，联发科发现裸片分割有助于降低成本，还有一些功能可以通过更成熟、更具成本效益的制造工艺来实现。单个芯片的面积越小，实现更高良率的可能性就越大。
散热：浸没式冷却蕴藏巨大潜力
先进封装使 Chiplet 成为可能，而 Chiplet 正在推动着半导体制造领域的一场重要技术浪潮。设备过热问题（长期以来的重大挑战），只会随着封装技术的进步变得更加复杂。
纬颖科技公司总裁张顺来（Sunlai Chang）表示，上下游产业链需要共同努力，以更有效的方式改善散热问题。纬颖科技近年来一直在开发浸没式冷却解决方案，因为芯片产生的热量不再能够通过风扇单独去除，液体冷却技术也接近极限。张顺来表示，将整个主板与电子元件冷却剂一起浸没将是未来的散热方式。
“目前用于半导体器件的封装技术尚未针对浸没式冷却进行优化设计。”张顺来表示，他期待与封装行业的伙伴公司合作开发新解决方案。
共封装光学（CPO）将成为优化能耗的关键
思科系统技术和质量部门副总裁薛捷认为，由于负责数据传输的 I/O 单元也是一个重要的散热来源，因此持续提升计算性能、增加 I/O 带宽，以及降低 I/O 能耗将变得更具挑战性。薛捷表示：“互联网数据量的增长没有上限，而对网通芯片的 I/O 带宽要求也越来越高。但事实上，传统的传输介质不再能够以可接受的能耗水平承载如此大量的数据。由共封装光学（CPO），如硅光，支持的网通 ASIC 芯片正在成为主要趋势。”
共封装光学是一种典型的异构集成，它通过先进的封装技术集成了使用 CMOS 工艺的逻辑单元和用特殊工艺制成的光学元件，使芯片开发者不仅可以获得更大的通信带宽，还能够大幅降低数据的传输能耗。
台积电讲解最新的 CoWoS 解决方案
全球最大的半导体芯片代工厂台积电分享了其 CoWoS（Chip-On-Wafer-On-Substrate）技术的最新发展。台积电 APTS/NTM 部门总监 Shin-Puu Jeng 表示，台积电几年前就开始研发 CoWoS 先进封装技术，以满足 HPC 客户的需求，目前台积电已能够提供 CoWoS 产品系列。
Jeng 表示台积电的 CoWoS 客户有不同的需求。有的客户看重性能，有的客户想要高密度线路或更高的成本效益。例如，最初使用硅转接板的 CoWoS，后来升级为拥有更佳响应速度、由低阻抗线路带来更低能耗的 CoWoS-R，这个过程用有机转接板取代了硅转接板。通过装配去耦电容无源元件，芯片的集成度可再创新高，这也使得 CoWoS-R 成为高能耗系统集成的理想选择。
设备和材料厂商专注于混合键合，并推出多种解决方案
混合键合是一个特别热门的话题，几乎所有先进封装厂商都在利用该工艺来尽可能缩小片内互连和键合，以满足先进封装中互连密度的极致要求。虽然今天在大规模生产中可以使用混合键合，但仍有许多技术问题需要解决。
解决混合键合技术带来的挑战将拥有广阔市场机遇，提供解决方案的开发者也会因此获益匪浅。身处半导体制造行业不同环节的解决方案和服务提供商（涵盖从设备、材料、测试到测量等领域）都提出了新颖有趣的混合键合工艺解决方案。
