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日前由国际光学工程学会(SPIE)举办的2023年先进微影成形技术会议(2023 Advanced Lithography and Patterning Conference)上，比利时微电子研究中心(imec)展示了一套先进IC图形化製程的环境影响量化评估方案，并在imec.netzero模拟平台上开发了一座虚拟晶圆厂。利用该平台的分析结果，imec与其伙伴就能评估现有的製程方案，识别开发的重点领域，并推算未来数据。imec在其实体晶圆厂探索各式高影响力(high impact)领域的环境友善製程方案，包含减少使用含氟的蚀刻气体，致力于极紫外光(EUV)曝光机的产量最大化，以及减少氢气用量与用水。
IC製造所衍生的二氧化碳排放量预计在未来10年翻涨4倍，一来先进製程技术渐趋複杂，二来晶圆总产量估计会增加。为了逆转未来局势，领先业界的半导体大厂已经承诺在2030年~2050年前达到碳中和或淨零。有鑑于此，imec启动了永续半导体技术与系统(Sustainable Semiconductor Technologies and Systems)研究计画，广邀半导体供应链以晶片製造的淨零碳排为发展目标。该计画的其中一项目标是提供业界一套独到的由下而上(bottom-up)设计方法，提供可付诸行动的高度细化资料，以便在製程与流程开发阶段进行影响评估。
imec.netzero模拟平台是这项计画的产物，imec与其伙伴合作，利用该平台，首次成功量化不同逻辑晶片世代的图形化製程所带来的环境影响。imec技术研究主任Emily Gallagher解释：「透过应用『虚拟晶圆厂』这项工具，我们展示了生产3奈米逻辑晶圆的微影与蚀刻製程，在范畴1(自有或自行操作资产的直接碳排)与范畴2(外购电力的间接碳排)的碳排占比共达45%。另外，该模拟工具还能在晶圆厂实际操作实验时量化收益。举例来说，减少10%的EUV曝光剂量，相当于每片晶圆减少0.4kg的二氧化碳排放量。这能为大型晶圆厂省下每月40吨的二氧化碳排放量，等同于美国旧金山与波特兰来回飞行100趟的碳排量。
imec.netzero模拟平台针对不同逻辑晶片世代的每片晶圆碳排量进行分析的结果。值得注意的是，虽然EUV给人耗电量高的印象，但若在7奈米製程引进EUV技术，反而能精简製程步骤，进而减少碳排
imec将自有的实体晶圆厂作为试验环境，从而探索高影响力领域的製程与设计方针。Emily Gallagher表示：「我们与爱德华先进科技(Edwards)合作，近期在我们的12吋晶圆厂无尘室架设了一套EUV蚀刻的氢气回收系统，最多能回收与再利用70%的氢气。此外，我们越来越专注在开发数值孔径为0.33与0.55的低剂量EUV蚀刻解决方案，藉此降低蚀刻成本。为了强化永续发展，我们也指明蚀刻技术的未来动向，目前焦点放在降低传统蚀刻气体的整体消耗量。接下来，我们将携手合作伙伴来量化分析上述解决方案对半导体製程完整流程的影响。
imec先进图形化製程与材料研究计画的研发VP Steven Scheer表示：「过去开发的图形化技术是掀起半导体革命的主要成因，为了赶上对运算效能不断升级的需求成长幅度，持续改良至关重要。要在订定减碳策略的同时，维持图形化技术的水淮，势必要付出许多努力，现在我们立下了第一座里程碑。在imec.netzero模拟平台上开发的模型，经由设备与材料厂商不断进行基淮测试与验证。这些厂商扮演关键要角，除了推行SSTS先导计画，还能强化可行的图形化解决方案，以减少全球半导体业的碳足迹与环境影响。」
Steven Scheer接著补充：｢我们也注意到碳排当量(carbon equivalent emissision)的计算方法并不包含碳排对环境的所有影响。例如，排放气体可能是有害空气污染物(HAPS)，而光阻剂与抗反射镀膜(ARC)皆含有全氟与多氟烷基物质(PFAS) 。这些物质的碳氟键结强度提供化学放大阻剂(chemically amplified resist)优异的微影特性，包含发展成熟的光学微影光阻剂与持续发展的EUV光阻剂。然而，由于其潜在的生物累积特性，社会因此亟欲禁用PFAS。除了直接降低碳排，禁用PFAS的研究计画也应纳入考量。
