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回望2022年的半导体产业，禁售、断供、不断加长的实体名单……仍是年度“热”词。
当技术、设备、产品、人才等创新因素在全球的自由流动受到约束，半导体产业高度全球化、高度互联的价值链正在遭受冲击。在科技全球化背景下高速发展了几十年的半导体产业，还有哪些核心凝聚力？未来的产业格局乃至商业模式，是否会被重塑？被打压、被制裁的中国半导体产业，又有哪些机会？
芯片从集成走向分解
超大规模集成电路设计、制造的发展，使得单芯片SoC成为近几十年最突出的趋势，IP 的复用性和多样性，丰富了电子设备的应用体验。旗舰级智能手机SoC就是典型代表，集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化。
不过，正在崛起的chiplet，则走向了和传统SoC完全不同的道路。它将复杂芯片拆解成具有单独功能的芯片单元die（裸片），通过die-to-die将模块芯片和底层基础芯片封装组合在一起，形成一个系统芯片，以实现一种新形式的IP复用。
台积电业务发展高级副总裁Kevin Zhang表示，在他职业生涯的前20年，主要就是做单片SoC集成。但是，这种方式逐渐走到了极限。
要继续让SoC功耗更低、密度更高、且成本更低，难度变得越来越大，特别是先进制程节点的成本增加，在不断削弱SoC成本上的优势。“所以我们把SoC分成几块，业界称之为chiplet。未来，我们希望越来越多的产品，尤其是主流消费产品，能够从这种新的芯片集成方案中受益”， Kevin Zhang表示。
英特尔方面，前两年也已提出disaggregated设计理念，明确从原来的“大芯片设计”转到“支持分块/分片化设计”。“这其实就是把芯片进行分解，和业界所提的chiplet/芯粒的思路是一致的”，英特尔研究院副总裁、英特尔中国研究院院长宋继强表示。
不论是SoC分块、还是分解设计，未来的芯片设计有一点是确定的：应用导向会成为主要思路，通过预先集成各种相关IP，形成可伸缩和扩展的功能性平台。这是一种更大程度的IP复用方法，也就是硅片级别的IP复用，当硬核是以硅片的形式提供时，也就变成了chiplet，从而快速实现产品升级迭代，同时降低设计风险与设计成本。
chiplet的无缝集成是未来芯片重点之一
近期在“2022 IEEE国际电子器件会议”上，英特尔发布了一个目标：2030年时，要实现单芯片中放入1万亿晶体管。从当前的现实来看，这意味着要从2023年到2030年，实现单芯片上的晶体管数量从1千亿颗变为1万亿颗。
无论从哪个角度衡量，这都是一个相当激进的目标。在具体的实现方案方面，英特尔介绍了晶体管微缩技术、新的3D封装技术等突破。
在3D封装技术的最新进展方面，英特尔提出了一个概念——准单片芯片（quasi-monolithic chip）。具体而言，它是通过混合键合技术将互连密度提升10倍，互连间距微缩到3微米，从而实现芯粒的无缝集成，打造出所谓的“准单片芯片”。
英特尔的这一做法，其实就是通过混合键合技术、新材料和新工艺，模糊了封装和芯片制造之间的界限，一方面将3D封装互连的多个步骤由封装厂转移到芯片制造工厂中，另一方面也为顶端芯粒和底部芯粒的大小与相对位置带来最大的灵活性，解决了典型硅通孔的功率和信号完整性问题。
在这个前瞻性的方案中，我们也可以看到英特尔在未来路线中对芯粒/chiplet的重点考量。
新的IP商业模式有望出现
Chiplet对半导体产业链的发展趋势和商业模式，所带来的影响可能是深远的。
首先可以预见的就是晶圆厂和封装厂之间的业务转移，就比如上述的“准单片芯片”方案，在推进多个芯片互连的时候，它会把原本是封装厂的一些工艺流程整合到晶圆厂，而封装厂只需在准单片的基础上做后续封装。这一趋势现在其实已经有所显现。
其次，IP芯片化，或是芯片IP化，是未来可能的业务模式。也就是说，IP厂商将其IP芯片化，或是传统的芯片厂商将一些关键技术拆解后对外销售，是可能会发生的事情。
现在的IP供应方式，通常是用可综合的软IP形式，或是和某些工艺节点完全对应绑定的硬IP形式，来提供给SoC设计厂商。但是，未来如果chiplet形成很好的互联互通标准，在某些IP比较成熟、比较流行的情况下，且某个工艺节点做出来的die会被大量采用的情况下，将会有IP厂商往这个方向发展。比如在预先锁定一些产能的情况下，先做出一些芯粒，这样就可以供应给其他厂商去采用。
对于芯片设计厂商来说，也会有一定通用性的模块是可以拆解成小的die，通过一定的测试、进行相关定义后，使它更加通用化，从而形成IP，去和其他用户的产品进行集成封装。
未来，通过将SoC进行chiplet化，不同芯粒可以根据需要选择各自合适的工艺制程，来分开制造，然后再通过先进封装技术进行组装。由于不需要全部都采用先进制程在一块晶圆上进行一体化制造，从而可以极大降低芯片的制造成本。
对于芯片设计厂商来说，如果采用chiplet模式，只需设计自己的核心芯粒，通过合适的制程工艺制造即可。其他则可以直接选择第三方以芯粒形式提供的IP，然后再通过先进封装技术进行封装就可以了。这样可以极大降低芯片的设计难度，提升灵活性和效率。
国内IP厂商芯原也预判了这一趋势，称之为集成电路产业的轻设计模式（Design-Lite。根据芯原的解读，与目前相对“重设计”的Fabless模式不同，在轻设计模式下，芯片设计公司将专注于芯片定义、芯片架构、软件/算法以及市场营销等，将芯片前端和后端设计、量产管理等全部或部分外包给设计服务公司，以及更多地采用半导体 IP，减少运营支出，实现轻量化运营。
互联互通的行业生态
尽管有诸多优点，但chiplet也不是灵丹妙药，它只能是一定应用需求下，对性能、成本时间投入等关键因素的权衡方案。并且，选取不同供应商的 chiplet，需要有统一连接不同制程、不同材料的标准，而互联标准的不统一是当前chiplet 发展的关键瓶颈之一。
业界已经看到了这一挑战，今年3月成立的UCIe（ Universal Chiplet Interconnect Express）联盟，是 Intel、AMD、Arm、高通、三星、台积电、日月光、Google Cloud、Meta 和微软等公司联合成立的。国内厂商方面，灿芯半导体、忆芯科技、芯耀辉、牛芯半导体、芯云凌、长鑫存储、超摩科技、希姆计算、世芯电子、阿里巴巴、OPPO、爱普科技、芯动科技、蓝洋智能等都已成为UCIe联盟成员。
UCIe联盟的主要目的就是统一chiplet之间的互连接口标准，通过定义各类接口的物理、电气特性以及传输单元的结构、序列、差错处理、流控等等，从而使chiplet理念更容易落到实际的芯片设计中。
目前，该联盟已经推出UCIe 1.0标准，该标准是一个三层协议。物理层负责电信号、时钟、链路协商、边带等，裸片适配层（Die-to-Die Adapter）为芯粒提供链路状态管理和参数协商，它可选地通过循环冗余校验 （CRC）和重传机制保证数据的可靠传输，UCIe接口通过这两层与标准互连协议层相连。
UCIe架构（来源: UCIe白皮书）
有业界人士认为，UCIe接口技术标准化以后，既为在芯粒技术上相对落后的厂商提供了技术路线，也可以让符合标准的、由不同制造商生产的芯粒自由组合，从而为先进封装技术的繁荣普及奠定基础。随着标准的确定，也为未来异构芯片的集成铺平了总线标准的道路。
写在最后
chiplet会不会带来一次对传统半导体产业链的重构？UCIe能否成为未来产业新的核心凝聚力？
可以确定的是，未来芯片更将是“你中有我、我中有你”的复杂复用和互联关系，而真正发掘chiplet潜能、发挥模块化分解式架构的力量，需要一个更为开放的生态。
对于中国半导体而言，chiplet被视为中国与国外差距相对较小的技术领域，有望带领产业链相关环节的企业实现质的突破。目前看到，中国企业已经在这一领域有所作为，并且积极加入国际生态圈，投入相关行业规范、标准的完善中，这对下一步的产业方向来说，都是非常积极的信号。
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