xilinx_xilinx资讯

后摩尔时代的创新：在米尔FPGA上实现Tiny YOLO V4，助力AIoT应用

在全球半导体制程限制和高端 GPU 受限的大环境下，FPGA 成为了中国企业发展的重要路径之一。它可支持灵活的 AIoT 应用，其灵活性与可编程性使其可以在国内成熟的 28nm 工艺甚至更低节点的制程下实现高效的硬件加速。

米尔电子

271

11/21 12:08

FPGA AIoT

Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试

本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序、IP核详细配置以及简单的读写测试。

FPGA技术实战

6.1万

09/23 14:28

FPGA xilinx

FIFO复位流程

在FIFO的使用过程中不可避免的在某些应用下必须使用reset信号，将当前FIFO中数据清空，但是我们现在调用的xilinx的FIFO核在复位条件不满足时会偶现FIFO进入复位状态无法恢复，必须重新断上电才能恢复的问题，所以在使用FIFO时我们必须严格的按照datasheet上要求执行，以免出现异常。

森森Tech

1727

09/03 18:55

xilinx vivado

答疑系列：Xilinx ddr3 仿真时，有什么办法能快速初始化完成？

今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（四），以后还会多推出本系列，话不多说，上货。

FPGA技术江湖

1157

08/30 11:40

ADC xilinx

如何在ModelSim中添加Xilinx仿真库

今天给大侠带来在FPGA设计应用中如何在ModelSim中添加Xilinx仿真库，话不多说，上货。

FPGA技术江湖

1500

05/28 16:25

xilinx FPGA设计

FPGA | Xilinx ISE14.7 LVDS应用

今天给大侠带来 Xilinx ISE14.7 LVDS应用，话不多说，上货。最近项目需要用到差分信号传输，于是看了一下FPGA上差分信号的使用。Xilinx FPGA中，主要通过原语实现差分信号的收发：OBUFDS（差分输出BUF），IBUFDS（差分输入BUF）。

FPGA技术江湖

6166

05/06 08:57

xilinx LVDS

时序约束之Xilinx IDELAYE2应用及仿真笔记

本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入芯片内部之前，进行延时调节，一般高速端口信号由于走线延时等原因，需要通过IDELAYE2原语对数据做微调，实现时钟与数据的源同步时序要求。

FPGA技术实战

5303

04/27 10:55

xilinx 时序约束

基于Xilinx K7-410T的高速DAC之AD9129开发笔记（二）

上一篇文章我们简单介绍了AD9129的基础知识，包括芯片的重要特性，外部接口相关的信号特性等。本篇我们重点介绍下项目中FPGA与AD9129互联的原理图设计，包括LVDS IO接口设计、时钟电路以、供电设计以及PCB设计。

FPGA技术实战

2527

01/15 11:30

FPGA 原理图

晶圆的另一面：背面供电领域的最新发展

在我从事半导体设备的职业生涯之初，晶圆背面是个麻烦问题。当时发生了一件令我记忆深刻的事：在晶圆传送的过程中，几片晶圆从机器人刀片上飞了出来。收拾完残局后，我们想到，可以在晶圆背面沉积各种薄膜，从而降低其摩擦系数。放慢晶圆传送速度帮助我们解决了这个问题，但我们的客户经理不太高兴，因为他们不得不向客户解释由此导致的产量减少的原因。