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Vivado设计套件,是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado 工具把各类可编程技术结合在一起,能够扩展多达1 亿个等效ASIC 门的设计。

Vivado设计套件,是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado 工具把各类可编程技术结合在一起,能够扩展多达1 亿个等效ASIC 门的设计。收起

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    名称:基于FPGA的电子琴设计Verilog代码VIVADO 硬木课堂开发板
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  • vivado和modelsim的版本匹配说明
    ModelSim是Mentor公司的语言仿真器,支持Windows和Linux系统,是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、单一内核仿真,不仅编译仿真速度业界最快、编译的代码与平台无关,而且便于保护IP核。它还提供了友好的调试环境,具有个性化的图形界面和用户接口,为用户加快调试提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
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  • Vivado里如何把emacs设为默认编辑器
    习惯了用linux下emacs写代码,最近换到了windows下开发fpga,也想用emacs,怎么办呢?原来在Vivado IDE里就可以设置,但也有一些注意事项。
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    03/06 13:30
  • 基于 FPGA Vivado 的数字钟设计(附源工程)
    今天给大侠带来基于 FPGA Vivado 的数字钟设计,开发板实现使用的是Digilent basys 3。话不多说,上货。本篇掌握基于diagram的Vivado工程设计流程,学会使用IP集成器,添加 IP 目录并调用其中的IP。本篇实现了一个简单的数字钟,能实现计时的功能。由于数码管只有4位,因此本数字钟只能计分和秒。本系统的逻辑部分主要由74系列的IP构成。
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  • FPGA开源项目,应该怎么找?
    今天给大侠带来在FPGA技术交流群里平时讨论的问题答疑合集(十九),以后还会多推出本系列,话不多说,上货。Q:想找一些fpga的开源项目,应该怎么找,或者说那些开源网站上,我怎么接开源项目,我能做什么?
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  • FIFO复位流程
    在FIFO的使用过程中不可避免的在某些应用下必须使用reset信号,将当前FIFO中数据清空,但是我们现在调用的xilinx的FIFO核在复位条件不满足时会偶现FIFO进入复位状态无法恢复,必须重新断上电才能恢复的问题,所以在使用FIFO时我们必须严格的按照datasheet上要求执行,以免出现异常。
    3341
    2024/09/03
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  • Vivado使用小技巧
    1.安装Vivado 2017.4后,打开软件出现如下图“应用程序无法正常启动(0xc000007b)”错误:
    3726
    2024/05/20
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  • vivado使用tcl和tcl打开vivado工程的方法
    把vivado工程保存成.tcl文件,有两种方法,分别是:① 使用tcl命令:在打开的vivado工程中,在tcl命令输入行,输入如下命令,write_project_tcl { d:/work/system.tcl},即可把工程保存成.tcl文件。其中d:/work/是.tcl文件保存的路径,可根据实际使用的需要更改,system.tcl是保存的文件名。
    1.4万
    2024/05/12
  • FPGA Vivado调用IP核详细操作步骤
    今天给大侠带来Vivado调用IP核详细操作步骤,手把手教学,请往下看。话不多说,上货。首先咱们来了解一下vivado的IP核,IP核(IP Core):Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器、浮点运算器等)、信号处理(FFT、DFT、DDS等)。
    1.9万
    2024/05/09
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  • Vivado编译常见错误合集(一)
    本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总,便于日后归纳总结。
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    2024/04/15
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  • Vivado 使用Simulink设计FIR滤波器
    今天给大侠带来Vivado经典案例:使用Simulink设计FIR滤波器,话不多说,上货。FIR(Finite Impulse Response)滤波器:有限长单位冲激响应滤波器,又称为非递归型滤波器,是数字信号处理系统中最基本的元件,它可以在保证任意幅频特性的同时具有严格的线性相频特性,同时其单位抽样响应是有限长的,因而滤波器是稳定的系统。因此,FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。
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  • Vivado DDS IP核仿真
    直接数字合成器(DDS)或数控振荡器(NCO)是许多数字通信系统中的重要部件。正交合成器用于构造数字下变频器和上变频器、解调器,并实现各种类型的调制方案,包括PSK(相移键控)、FSK(频移键控(frequency shift keying))和MSK(minimum shift keyed)。
    4148
    2024/02/18
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  • Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程
    Partial Reconfiguration(部分重配置)在现在的FPGA应用中越来越常见,我们这次的教程以Project模式为例来说明部分重配置的操作过程。这里我们使用的Vivado版本是2017.2,使用的例程是Vivado自带的wavegen工程,并在工程中增加一个计数器模块,如下图所示
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  • FPGA零基础学习之Vivado-VGA驱动设计
    本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求,对个人就业以及职业发展都有着潜在的帮助,希望对大家有所帮助。本次带来Vivado系列,VGA驱动设计。话不多说,上货。
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    2023/10/26
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  • FPGA零基础学习之Vivado-超声波驱动设计
    大侠好,欢迎来到FPGA技术江湖。本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
    FPGA零基础学习之Vivado-超声波驱动设计
  • FPGA零基础学习之Vivado-EEPROM驱动设计
    本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。本次带来Vivado系列,EEPROM驱动设计。话不多说,上货。
    FPGA零基础学习之Vivado-EEPROM驱动设计
  • FPGA零基础学习之Vivado-TLC5620驱动教程
    本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。本次带来Vivado系列,TLC5620驱动教程。话不多说,上货。
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    2023/08/04
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  • FPGA零基础学习之Vivado-TLC549驱动设计
    系统性的掌握技术开发以及相关要求,对个人就业以及职业发展都有着潜在的帮助,希望对大家有所帮助。本次带来Vivado系列,TLC549驱动设计。话不多说,上货。
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  • FPGA零基础学习之Vivado-UART驱动教程
    本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。本次带来Vivado系列,UART驱动教程。话不多说,上货。
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    2023/07/23
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