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从电路到verilog | 编程综合运用，不得不从DDS的实例说起

实际上说道上一讲，老衲就可以体面撤退了。该说的都说了，细枝末节嘛，也不适合讲座这种短篇幅的东西来表现。可是老僧舍不得大家啊（实际上是舍不得出场费），所以凑个整两个九讲。话说回来，“九”这个数字一向与武林有关：《九阴真经》、《九阳真经》还有降龙2×9掌……

加菲

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2016/08/30

电路 verilog

从电路到verilog | 欲要系统能跑起，仿真验证是真谛

数字逻辑系统的设计实际上包含两个相关又独立的领域：设计与测试。这套书重点是设计，因为老衲对于测试不在行，所谓“藏拙”者也。但是完全不介绍测试也不成：这样设计出来的代码不知道对错了。所以，今晚给大伙儿讲点皮毛。

加菲

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2016/08/23

电路 verilog

从电路到Verilog | IP设计可企及，宏和参数只是为了合并同类模块

老衲第一次学习Verilog语言，基本就到前面几讲的程度，顶多加上了解`define宏定义。于是对于能设计IP核的人，那是佩服的五体投地，如黄河泛滥一发不可收拾。直到Verilog 2001出了参数（parameter）和生成块（generate）功能，做IP核就成了人人可以掌握的技能了。对头，下面老僧就和施主们讲这些内容。

加菲

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2016/08/16

电路电路设计

从电路到Verilog | 熟读语言要素，不会编程也懂verilog

前面不知道施主们感觉到没有，老僧一直在把大伙儿从电路往Verilog语言上拉。这才是正路，很多人却不晓得，可悲啊。

加菲

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2016/08/09

电路 verilog

从电路到Verilog | 数字电路设计：有理论、有电路、有代码“三位一体”

书接上文，前面给大家介绍了时序逻辑电路的基本知识和代码写法。今天的讲座更精彩，讲数字电路设计的三种常用模式，有理论、有电路、有代码“三位一体”。

加菲

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2016/08/02

电路电路设计

从电路到Verilog | Verilog不难学，聊聊时序逻辑那些事儿

施主们辛苦了，学习语言一贯是一个苦差事。学Verilog还算好的，到底还是人工语言，有规律，还有《数字电子技术》这门课垫底（没学好这门功课的同学----学好与否，与您老的考试成绩无关----赶快回去找本教材好好看看）。如果是学习自然语言，那就更麻烦了。除了记忆还是记忆，这就是学习的规律，没有捷径的。

加菲

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2016/07/26

电路 verilog

Verilog语言：还真的是人格分裂的语言

人有双重人格，或者叫人格分裂，那么语言呢？Verilog语言还真的是人格分裂的语言。前回书已经说到了，不能简单地把wire类型映射为组合逻辑，同时把reg类型映射为时序逻辑。事实上，这两个概念会交叉的。也就是说，wire类型极可能被综合为组合逻辑也可能综合为时序逻辑，reg类型也是这样。

加菲

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2016/07/19

verilog verilog传奇

数字逻辑不容小窥，电路门一统江湖

实际上，HDL语言肯定要比《玩转IP core》或者《IP核芯志》（业界著名的和尚书）这样的讲系统设计的书来的基础。按照从简单到复杂的思想，应该先说说Verilog方为合适。当年老衲也是低估了搞笑的呐喊的先知（jiaoshou）们的毁人不倦，觉得“语言嘛，应该会的了”。结果坊间出现了不少C Style的和尚书的实现，老夫就出离愤怒了：是可

加菲

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2016/07/12

电路 verilog传奇

Verilog编程无法一蹴而就，语言层次讲究“名正则言顺”

虽然这是一个浮躁的社会，充满着一夜暴富的神话，但是学习技术真的很少存在所谓的捷径。这么说吧，至少贫僧还没有那个本事，完成“三周精通某某某”的本领。如果有听众还要速成，某家不得不说您老这票错了。小本经营，概不退票啊。急于见到代码的“傻弟弟”们，实际上属于信心缺失的毛病。和不做系统、结构设计就直接上coding一样，根本不是“艺高人胆大”，而

加菲

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2016/07/05

verilog verilog传奇

温故而知新：从电路里来，到Verilog里去！

自打说了《玩转IP Core》和写了《IP核芯志》之后，老衲就沉沦了，沉迷于“秋风功”修炼。俗话说：“坐吃山空”，见到荷包渐渐干瘪，和尚我不得不再次出山了。施主们多多捧场为好。本想说说理论的事情，奈何在下道行还浅，就只得简单的讲讲Verilog语言这个事情了，大伙儿见谅。

加菲

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2016/06/28

电路 verilog