Verilog语法

• 笔记 | verilog语法基础

  模块可大可小,大到一个复杂的微处理器系统,小到一个基本的晶体管,都可以作为一个模块来设计。Verilog中,模块(module)是基本的组成单位。建议在一个Verilog文件中,只放一个module定义,而且使文件名称和module名称一致。这是一个良好的设计习惯。

  志芯

  6708

  2024/01/09

  verilog Verilog语法
• 解码国产EDA数字仿真器系列之二 | 如何实现全面的SystemVerilog语法覆盖？

  SystemVeirlog的全面支持是开发商用仿真器的第一道门槛。市面上可以找到不少基于纯Verilog的仿真器，但是真正能完整支持SystemVerilog 的仍然屈指可数。如何全面地支持SystemVerilog语言，是开发仿真器的一个重要任务。

  与非网编辑

  2259

  2023/04/07

  eda 芯华章科技

正在努力加载...