VHDL设计

• 编写高效的Testbench
  

  Testbench是验证HDL设计的主要手段，本文提供了布局和构建高效Testbench的指南以及示例。另外，本文还提供了一种示例，可以为任何设计开发自检Testbench。

  FPGA技术实战

  572

  10/15 09:10

  VHDL设计 Testbench
• 基于FPGA的UART控制器设计（VHDL）（中）
  

  今天给大侠带来基于FPGA的 UART 控制器设计（VHDL）（中），由于篇幅较长，分三篇。今天带来第二篇，中篇，RS-232 串口通信简介。话不多说，上货。

  FPGA技术江湖

  3235

  02/16 08:26

  FPGA 串口通信
• 基于FPGA的UART控制器设计（VHDL）（上）
  

  今天给大侠带来基于FPGA的 UART 控制器设计（VHDL）（上），由于篇幅较长，分三篇。今天带来第一篇，上篇，计算机接口技术简介RS-232 串口通信简介。话不多说，上货。

  FPGA技术江湖

  3877

  02/15 08:25

  FPGA 串口通信
• 笔记 | VHDL设计方法学
  Verilog是一种硬件描述语言，作用是进行电路设计，可以描述电路的功能、连接和时序。他关心的不仅是从功能逻辑这个问题如何解决，更关心这些功能如何实现，关心最终的电气连接。可综合的Verilog代码经过综合后，最终会转化为实际电路。

  志芯

  604

  2023/01/06

  c语言 VHDL设计

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