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RISC-V

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RISC-V（发音为“risk-five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。与大多数指令集相比，RISC-V指令集可以自由地用于任何目的，允许任何人设计、制造和销售RISC-V芯片和软件。虽然这不是第一个开源指令集，但它具有重要意义，因为其设计使其适用于现代计算设备（如仓库规模云计算机、高端移动电话和微小嵌入式系统）。设计者考虑到了这些用途中的性能与功率效率。该指令集还具有众多支持的软件，这解决了新指令集通常的弱点。该项目2010年始于加州大学伯克利分校，但许多贡献者是该大学以外的志愿者和行业工作者。RISC-V指令集的设计考虑了小型、快速、低功耗的现实情况来实做，但并没有对特定的微架构做过度的设计。截至2017年5月，RISC-V已经确立了版本2.22的用户空间的指令集(userspace ISA)，而特权指令集(privileged ISA)也处在草案版

RISC-V（发音为“risk-five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。与大多数指令集相比，RISC-V指令集可以自由地用于任何目的，允许任何人设计、制造和销售RISC-V芯片和软件。虽然这不是第一个开源指令集，但它具有重要意义，因为其设计使其适用于现代计算设备（如仓库规模云计算机、高端移动电话和微小嵌入式系统）。设计者考虑到了这些用途中的性能与功率效率。该指令集还具有众多支持的软件，这解决了新指令集通常的弱点。该项目2010年始于加州大学伯克利分校，但许多贡献者是该大学以外的志愿者和行业工作者。RISC-V指令集的设计考虑了小型、快速、低功耗的现实情况来实做，但并没有对特定的微架构做过度的设计。截至2017年5月，RISC-V已经确立了版本2.22的用户空间的指令集(userspace ISA)，而特权指令集(privileged ISA)也处在草案版收起

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    Memory consistency model定义了使用Shared memory(共享内存)执行多线程(Multithread)程序所允许的行为规范。RISC-V使用的内存模型是RVWMO(RISC-V Weak Memory Ordering)，RVWMO内存模型是根据全局内存顺序(global memory order)定义的，全局内存顺序是所有harts产生的内存操作的总顺序。通常，多线程程序有许多不同的可能执行，每个执行都有自己对应的全局内存顺序。
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    RISC-V 内存模型
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    在RISC-V中，只有当存在一个全局内存顺序(global memory order)符合preserved program order，并且满足load value axiom、atomicity axiom和progress axiom时，RISC-V程序的执行才遵循RVWMO内存一致性模型。今天主要讲下load value公理、atomicity公理和progress公理。
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    RISC-V 内存模型
  • RISC-V笔记——Pipeline依赖
    RISC-V笔记——Pipeline依赖
    RISC-V的RVWMO模型主要包含了preserved program order、load value axiom、atomicity axiom、progress axiom和I/O Ordering。今天主要记录下preserved program order(保留程序顺序)中的Pipeline Dependencies(Pipeline依赖)。
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    RISC-V
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    RISC-V笔记——RVWMO基本体
    RISC-V使用的内存模型是RVWMO(RISC-V Weak Memory Ordering)，它是Release Consistency的扩展，因此，RVWMO的基本体类似于RC模型。
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    RISC-V笔记——显式同步
    RISC-V的RVWMO模型主要包含了preserved program order、load value axiom、atomicity axiom、progress axiom和I/O Ordering。今天主要记录下preserved program order(保留程序顺序)中的Explicit Synchronization(显示同步)。
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    RISC-V笔记——重叠地址排序
    RISC-V的RVWMO模型主要包含了preserved program order、load value axiom、atomicity axiom、progress axiom和I/O Ordering。今天主要记录下preserved program order(保留程序顺序)中的Overlapping-Address Orderings(重叠地址排序)。
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    Memory consistency model定义了使用Shared memory(共享内存)执行多线程(Multithread)程序所允许的行为规范。
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    RISC-V笔记——基础
    基本整型ISA精选了最小的一组指令，这些指令足以为编译器、汇编器、链接器和操作系统提供足够的功能，它提供了一组便利的ISA和软件工具链骨架，可以围绕它构建更多定制的处理器ISA。基本整型ISA与早期RISC处理器非常类似，除了没有分支延迟槽(branch delay slot)和可选的变长指令编码(Variable-length instruction encoding)。
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    RISC-V
  • 聊聊高通的芯片实力
    聊聊高通的芯片实力
    近期，关于高通的新闻颇多。高通不是一个小众的芯片公司，提到高通难免想到“手机芯片之王”、“苹果无法打败的公司”、“芯片行业里最懂专利的公司”.......这些标签伴随着高通公司发展，直至它成为全球芯片巨头。
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    高通 RISC-V
  • 智权半导体/SmartDV力助高速发展的中国RISC-V CPU IP厂商走上高质量发展之道
    进入2024年，全球RISC-V社群在技术和应用两个方向上都在加快发展，中国国内的RISC-V CPU IP提供商也在内核性能和应用扩展方面取得突破。从几周前在杭州举行的2024年RISC-V中国峰会以及其他行业活动和厂商活动中，可以清楚地看到这一趋势。作为全球领先的IP供应商，SmartDV也从其中国的客户和志趣相投的RISC-V CPU IP供应商那里获得了一些建议和垂询，希望和我们建立伙伴关
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    RISC-V 加速器

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