数字ic设计

• 数字IC设计中异步FIFO的时序约束
  

  使用异步FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法。在异步FIFO中，读指针在读时钟域，写指针在写时钟域，所以不能单独运用一个计数器去产生空满信号了。因此，须要将写指针同步到读时钟域去产生空信号，将读指针同步到写时钟域去产生满信号。

  志芯

  8088

  03/27 08:57

  数字ic设计 时序约束
• 数字IC中后端设计中的“三化”升维
  

  做数字IC中后端设计一定年限后，如何拓展技能的广度和深度呢，将自己的思考总结为“三化”，就是“流程自动化”，“局部整体化”，“数字模拟化”。中的“三化”升维

  志芯

  2615

  02/20 09:50

  数字ic设计 数字IC
• Vim的基本使用方法
  

  Vim是做数字IC设计、验证最流行的编辑器，没有之一。下面介绍一下基本使用方法。

  陈锋

  2165

  02/07 09:30

  数字ic设计 Vim
• 复杂大规模数字芯片设计，迎来简单“解题思路”
  

  时间来到2024年，Chiplet劲头不减。MIT科技评论将其列为2024年的十大突破性技术之一；中国新推出的《芯粒间互联通信协议》标准从1月1日起开始实施；Intel在近日CES上也推出了其第一个Chiplet汽车SoC平台，将AI PC带入到了智能汽车中。

  TechSugar

  2737

  01/18 11:20

  芯片设计 chiplet
• 数字IC设计中的update io clock latency
  

  本文基于innovus工具讨论。基于block level的设计进行时序分析，如果在SDC和flow脚本中对clock 没有设置source clock latency 和network  clock latency，在ccopt之前clock模式是ideal的，所有的clock latency都是按照0计算。

  志芯

  5492

  01/17 12:20

  数字ic设计
• 数字IC设计中的分段时钟树综合
  

  为什么需要分段去做时钟树呢？因为在某些情况下，按照传统的方法让每一个clock group单独去balance，如果不做额外干预，时钟树天然是做不平的。

  志芯

  5829

  2023/12/01

  ic设计 数字ic设计
• 数字IC设计工程师成长四阶段是怎样的？
  

  《中国集成电路产业人才发展报告》是业内和IC设计、IC人才都息息相关的一份报告。从报告数据来看，无在半导体产业的哪个环节，个人发展路径和年薪待遇都是逐级攀升的趋势。那么从小白助理级，到总监专家级，到底要经历怎样的成长阶段呢？

  IC修真院

  2703

  2023/11/14

  ic设计 芯片工程师
• 后端设计是个啥？
  最近的私信咨询里，很多同学分不清数字IC设计前端和后端的区别，前端设计似乎很容易理解，简单来说就是敲代码的，只不过没有用C++和python，用的是硬件描述语言Verilog。

  IC修真院

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  2022/01/21

  工程师 数字ic设计
• 招聘 | 小米数字IC笔试题及答案解析(二)
  除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分）；除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分）；简要描述AHB总线协议。包括有哪些信号，简要描述信号的作用（15分）

  IC修真院

  483

  2022/01/20

  工程师 数字ic设计
• 招聘 | 小米数字IC笔试题及答案解析(一)
  当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为？

  IC修真院

  2032

  2022/01/20

  工程师 数字ic设计
• 数字IC设计工程师笔试面试题（五）
  画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱;设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数；设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零。

  IC修真院

  802

  2022/01/20

  工程师 数字ic设计
• 数字IC设计工程师笔试面试题（四）
  给出某个一般时序电路的图，有Tsetup，Tdelay，Tck->q（Tco），还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。

  IC修真院

  798

  2022/01/20

  工程师 数字ic设计
• 数字IC设计工程师笔试面试题（三）
  A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？（与非-与非形式）

  IC修真院

  648

  2022/01/20

  工程师 数字ic设计
• 数字IC设计工程师笔试面试题（二）
  查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。

  IC修真院

  876

  2022/01/20

  工程师 数字ic设计
• 数字IC设计工程师笔试面试题（一）
  什么是同步逻辑和异步逻辑？同步电路和异步电路的区别？时序设计的实质？建立时间与保持时间的概念是什么？

  IC修真院

  587

  2022/01/20

  工程师 数字ic设计
• 数字IC设计如何快速入门？
  当大家在寻求这个问题的答案时，一定要先区分两个概念：高效入门和速成。数字IC设计，是不存在速成的。

  IC修真院

  202

  2021/11/09

  ic设计 数字ic设计

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