数字ic设计_数字ic设计是什么意思 - 与非网

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数字IC设计中异步FIFO的时序约束

使用异步FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法。在异步FIFO中，读指针在读时钟域，写指针在写时钟域，所以不能单独运用一个计数器去产生空满信号了。因此，须要将写指针同步到读时钟域去产生空信号，将读指针同步到写时钟域去产生满信号。

志芯

8093

03/27 08:57

数字ic设计时序约束
数字IC中后端设计中的“三化”升维

做数字IC中后端设计一定年限后，如何拓展技能的广度和深度呢，将自己的思考总结为“三化”，就是“流程自动化”，“局部整体化”，“数字模拟化”。中的“三化”升维

志芯

2617

02/20 09:50

数字ic设计数字IC
Vim的基本使用方法

Vim是做数字IC设计、验证最流行的编辑器，没有之一。下面介绍一下基本使用方法。

陈锋

2167

02/07 09:30

数字ic设计 Vim
复杂大规模数字芯片设计，迎来简单“解题思路”

时间来到2024年，Chiplet劲头不减。MIT科技评论将其列为2024年的十大突破性技术之一；中国新推出的《芯粒间互联通信协议》标准从1月1日起开始实施；Intel在近日CES上也推出了其第一个Chiplet汽车SoC平台，将AI PC带入到了智能汽车中。

TechSugar

2739

01/18 11:20

芯片设计 chiplet
数字IC设计中的update io clock latency

本文基于innovus工具讨论。基于block level的设计进行时序分析，如果在SDC和flow脚本中对clock 没有设置source clock latency 和network clock latency，在ccopt之前clock模式是ideal的，所有的clock latency都是按照0计算。

志芯

5496

01/17 12:20

数字ic设计

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