【转】基于FPGA的IIR滤波器

zada小明

基于FPGA的IIR滤波器

                                                        by方阳

1.说明
这是之前EDA做的综合大实验，拿出来和大家分享分享！
先说一下，此篇文章是基于你有IIR滤波器的原理和FPGA语言（也就是Verilog HDL）基础上的！至于IIR滤波器的原理和Verilog HDL语言，我这里就不说了，网上有一大堆的资料可以观看，IIR可以看数字信号处理的书或直接百度，Verilog HDL推荐《Hello,FPGA》!
申明一下，这边博客很长，请做好心理准备！！！
说明：这个IIR滤波器我是用芯航线FPGA开发板——cyclone IV E EP4CE10F1708实现的，还用了ADDA模块——集成TLC1544 ADC采集芯片和TLC5620 DAC 输出芯片，软件平台是quartus13.0，测试用的是信号发生器和示波器。
这个共有一个顶层文件，十一个子文件，子文件其中一个是IIR滤波器的顶层文件。拓扑图如下：

2.参考代码
相应的代码如下
2.1 顶层文件IIR_FY_TOP.V

1. module IIR_FY_TOP
   
2. (
   
3.     Clk,
   
4.     Rst_n,
   
5.    
   
6.     TLC5620_CLK,
   
7.     TLC5620_DATA,
   
8.     TLC5620_LOAD,
   
9.     TLC5620_LDAC,
   
10.    
    
11.     TLV1544_SDO,   
    
12.     TLV1544_SDI,   
    
13.     TLV1544_SCLK,   
    
14.     TLV1544_NCS,   
    
15.     TLV1544_FS,
    
16.     TLV1544_EOC
    
17. 
    
18. );
    
19. 
    
20.     input Clk;
    
21.     input Rst_n;
    
22. 
    
23.     output TLC5620_CLK;
    
24.     output TLC5620_DATA;
    
25.     output TLC5620_LOAD;
    
26.     output TLC5620_LDAC;
    
27.    
    
28.     input TLV1544_SDO;   
    
29.     output TLV1544_SDI;   
    
30.     output TLV1544_SCLK;   
    
31.     output TLV1544_NCS;   
    
32.     output TLV1544_FS;
    
33.     input TLV1544_EOC;
    
34.    
    
35.     wire AD_DONE;
    
36.     wire [9:0]ADC_DATA;
    
37.     wire DATA_Valid;
    
38.     wire [10:0]CtrlWord;
    
39.     wire signed[15:0] din;
    
40.     wire signed[15:0] dout;
    
41. 
    
42.    
    
43.     TLV1544_CTRL TLV1544_CTRL0(
    
44. 
    
45.         .Clk(Clk),
    
46.         .Rst_n(Rst_n),
    
47.         
    
48.         .Do_Conv(1'b1),    //开始转换使能信号
    
49.         .AD_DONE(AD_DONE),    //转换完成信号
    
50.         .ADC_CHSEL(4'b0),    //通道选择
    
51.         
    
52.         .ADC_DATA(ADC_DATA),    //采样结果
    
53.         .DATA_Valid(DATA_Valid),
    
54.         
    
55.         .TLV1544_SDO(TLV1544_SDO),   
    
56.         .TLV1544_SDI(TLV1544_SDI),   
    
57.         .TLV1544_SCLK(TLV1544_SCLK),   
    
58.         .TLV1544_NCS(TLV1544_NCS),   
    
59.         .TLV1544_FS(TLV1544_FS),
    
60.         .TLV1544_EOC(TLV1544_EOC)
    
61.     );
    
62.    
    
63.     ADC_to_filter ADC_to_filter0(
    
64. 
    
65.     .ADC_DATA(ADC_DATA),
    
66.     .din(din)
    
67. 
    
68.     );
    
69.    
    
70.      myiir myiir0(
    
71.         .rst(Rst_n),
    
72.         .clk(Clk),
    
73.         .din(din),
    
74.         .dout(dout),
    
75.         .din_valid(DATA_Valid),
    
76.         .dout_valid()
    
77.         );
    
78.         
    
79.     filter_to_DAC filter_to_DAC0(
    
80.           .dout(dout),
    
81.           .CtrlWord(CtrlWord)
    
82.         );
    
83.         
    
84.         TLC5620_CTRL TLC5620_CTRL0(
    
85.         .Clk(Clk),
    
86.         .Rst_n(Rst_n),
    
87.         .UpdateReq(1'b1),
    
88.         .CtrlWord(CtrlWord),
    
89. 
    
90.         .UpdateDone(),
    
91.         .TLC5620_CLK(TLC5620_CLK),
    
92.         .TLC5620_DATA(TLC5620_DATA),
    
93.         .TLC5620_LOAD(TLC5620_LOAD),
    
94.         .TLC5620_LDAC(TLC5620_LDAC)
    
95.     );        
    
96.                     
    
97. endmodule

复制代码

2.2 TLV1544驱动

TLV1544_CTRL.V

1. module TLV1544_CTRL(
   
2. 
   
3.     Clk,
   
4.     Rst_n,
   
5.    
   
6.     Do_Conv,    //开始转换使能信号
   
7.     AD_DONE,    //转换完成信号
   
8.     ADC_CHSEL,    //通道选择
   
9.    
   
10.     ADC_DATA,    //采样结果
    
11.     DATA_Valid,
    
12.    
    
13.     TLV1544_SDO,   
    
14.     TLV1544_SDI,   
    
15.     TLV1544_SCLK,   
    
16.     TLV1544_NCS,   
    
17.     TLV1544_FS,
    
18.     TLV1544_EOC
    
19. );
    
20. 
    
21.     input Clk;
    
22.     input Rst_n;
    
23.     input Do_Conv;    //开始转换使能信号
    
24. 
    
25.     input [3:0]ADC_CHSEL;    //通道选择
    
26.    
    
27.     output reg [9:0]ADC_DATA;    //采样结果
    
28.     output reg AD_DONE;    //转换完成信号
    
29.     output reg DATA_Valid;
    
30.    
    
31.     input TLV1544_SDO;
    
32.     input TLV1544_EOC;
    
33.     output reg TLV1544_SDI;   
    
34.     output reg TLV1544_SCLK;   
    
35.     output reg TLV1544_NCS;
    
36.     output wire TLV1544_FS;
    
37.    
    
38.     assign TLV1544_FS = 1'b1;
    
39.    
    
40.     reg [7:0] LSM_CNT;//序列计数器
    
41.     reg [9:0] rADC_DATA;
    
42.    
    
43.     always@(posedge Clk or negedge Rst_n)
    
44.     if(!Rst_n)
    
45.         LSM_CNT <= 8'd0;
    
46.     else if(LSM_CNT <204 && (TLV1544_EOC == 1'b1) && (Do_Conv || LSM_CNT > 8'd0))
    
47.         LSM_CNT <= LSM_CNT + 1'b1;
    
48.     else if(LSM_CNT < 204 && (TLV1544_EOC == 1'b0))
    
49.         LSM_CNT <= LSM_CNT;
    
50.     else if(LSM_CNT == 204 && (TLV1544_EOC == 1'b1))
    
51.         LSM_CNT <= 8'd0;
    
52.         
    
53.     always@(posedge Clk or negedge Rst_n)
    
54.     if(!Rst_n)begin
    
55.         rADC_DATA <= 10'd0;
    
56.         TLV1544_SDI <= 1'b0;   
    
57.         TLV1544_SCLK <= 1'b0;   
    
58.         TLV1544_NCS <= 1'b1;   
    
59.         AD_DONE <= 1'b0;
    
60.         DATA_Valid <= 1'b0;
    
61.         ADC_DATA <= 10'd0;
    
62.     end
    
63.     else begin
    
64.         case(LSM_CNT)
    
65.             0:
    
66.                 begin
    
67.                     rADC_DATA <= 10'd0;
    
68.                     TLV1544_SDI <= 1'b0;   
    
69.                     TLV1544_SCLK <= 1'b0;   
    
70.                     TLV1544_NCS <= 1'b1;   
    
71.                     AD_DONE <= 1'b0;
    
72.                 end
    
73.                
    
74.             1:
    
75.                 begin
    
76.                     TLV1544_NCS <= 1'b0;   
    
77.                     TLV1544_SDI <= ADC_CHSEL[3];   
    
78.                 end
    
79.                
    
80.             9:
    
81.                 begin
    
82.                     TLV1544_SCLK <= 1'b1;
    
83.                     rADC_DATA[9] <= TLV1544_SDO;
    
84.                 end
    
85.                
    
86.             19:
    
87.                 begin
    
88.                     TLV1544_SDI <= ADC_CHSEL[2];
    
89.                     TLV1544_SCLK <= 1'b0;            
    
90.                 end
    
91.             
    
92.             29:
    
93.                 begin
    
94.                     TLV1544_SCLK <= 1'b1;
    
95.                     rADC_DATA[8] <= TLV1544_SDO;
    
96.                 end
    
97.                
    
98.             39:
    
99.                 begin
    
100.                     TLV1544_SDI <= ADC_CHSEL[1];
     
101.                     TLV1544_SCLK <= 1'b0;            
     
102.                 end
     
103.                
     
104.             49:
     
105.                 begin
     
106.                     TLV1544_SCLK <= 1'b1;
     
107.                     rADC_DATA[7] <= TLV1544_SDO;
     
108.                 end
     
109.                
     
110.             59:
     
111.                 begin
     
112.                     TLV1544_SDI <= ADC_CHSEL[0];
     
113.                     TLV1544_SCLK <= 1'b0;            
     
114.                 end
     
115.                
     
116.             69:
     
117.                 begin
     
118.                     TLV1544_SCLK <= 1'b1;
     
119.                     rADC_DATA[6] <= TLV1544_SDO;
     
120.                 end
     
121.                
     
122.             79:TLV1544_SCLK <= 1'b0;
     
123.             
     
124.             89:
     
125.                 begin
     
126.                     TLV1544_SCLK <= 1'b1;
     
127.                     rADC_DATA[5] <= TLV1544_SDO;
     
128.                 end
     
129.             99:TLV1544_SCLK <= 1'b0;
     
130.             
     
131.             109:
     
132.                 begin
     
133.                     TLV1544_SCLK <= 1'b1;
     
134.                     rADC_DATA[4] <= TLV1544_SDO;
     
135.                 end
     
136.                
     
137.             119:TLV1544_SCLK <= 1'b0;
     
138.             
     
139.             129:
     
140.                 begin
     
141.                     TLV1544_SCLK <= 1'b1;
     
142.                     rADC_DATA[3] <= TLV1544_SDO;
     
143.                 end
     
144.                
     
145.            139:TLV1544_SCLK <= 1'b0;
     
146.             
     
147.            149:
     
148.                 begin
     
149.                     TLV1544_SCLK <= 1'b1;
     
150.                     rADC_DATA[2] <= TLV1544_SDO;
     
151.                 end
     
152.                
     
153.             159:TLV1544_SCLK <= 1'b0;
     
154.             
     
155.             169:
     
156.                 begin
     
157.                     TLV1544_SCLK <= 1'b1;
     
158.                     rADC_DATA[1] <= TLV1544_SDO;
     
159.                 end
     
160.                
     
161.            179:TLV1544_SCLK <= 1'b0;
     
162.             
     
163.           189:
     
164.                 begin
     
165.                     TLV1544_SCLK <= 1'b1;
     
166.                     //rADC_DATA[0] <= TLV1544_SDO;
     
167.                     if(TLV1544_EOC)
     
168.                         DATA_Valid <= 1'b1;
     
169.                     else
     
170.                         DATA_Valid <= 1'b0;
     
171.                     ADC_DATA <= {rADC_DATA[9:1],TLV1544_SDO};
     
172.                 end
     
173.                
     
174.           199:
     
175.                 begin
     
176.                     TLV1544_SCLK <= 1'b0;
     
177.                     TLV1544_NCS <= 1'b1;
     
178.                 end
     
179.                
     
180.             204:AD_DONE <= 1'b1;
     
181.             
     
182.             default:DATA_Valid <= 1'b0;
     
183.         endcase
     
184.     end
     
185. 
     
186. endmodule

复制代码

2.3 ADC转filter模块

ADC_to_filter.V

1. module ADC_to_filter (
   
2. 
   
3. ADC_DATA,
   
4. din
   
5. 
   
6. );
   
7. 
   
8. input        [9:0]ADC_DATA;
   
9. output signed[15:0]din;
   
10. 
    
11. assign din = ADC_DATA<<6;
    
12. 
    
13. 
    
14. endmodule

复制代码

2.4 myiir模块
myiir.V

1. module myiir(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid,
   
8. );
   
9. input rst;
   
10. input clk;
    
11. input signed[15:0] din;
    
12. input din_valid;
    
13. output reg signed[15:0] dout;
    
14. output reg dout_valid;
    
15. 
    
16. wire signed[15:0] dout1;
    
17. wire signed[15:0] dout2;
    
18. wire signed[15:0] dout3;
    
19. wire signed[15:0] dout4;
    
20. wire signed[15:0] dout5;
    
21. wire signed[15:0] dout_reg;
    
22. 
    
23. wire din_valid1;
    
24. wire dout_valid1;
    
25. wire din_valid2;
    
26. wire dout_valid2;
    
27. wire din_valid3;
    
28. wire dout_valid3;
    
29. wire din_valid4;
    
30. wire dout_valid4;
    
31. wire din_valid5;
    
32. wire dout_valid5;
    
33. wire din_valid6;
    
34. wire dout_valid6;
    
35. 
    
36. assign din_valid1=din_valid;
    
37. assign din_valid2=dout_valid1;
    
38. assign din_valid3=dout_valid2;
    
39. assign din_valid4=dout_valid3;
    
40. assign din_valid5=dout_valid4;
    
41. assign din_valid6=dout_valid5;
    
42. 
    
43. //assign dout_prevalid=dout_valid1;
    
44. 
    
45. myiir_first_step U1(
    
46. .rst(rst),
    
47. .clk(clk),
    
48. .din(din),
    
49. .dout(dout1),
    
50. .din_valid(din_valid1),
    
51. .dout_valid(dout_valid1)
    
52. );
    
53. 
    
54. myiir_second_step U2(
    
55. .rst(rst),
    
56. .clk(clk),
    
57. .din(dout1),
    
58. .dout(dout2),
    
59. .din_valid(din_valid2),
    
60. .dout_valid(dout_valid2)
    
61. );
    
62. 
    
63. myiir_third_step U3(
    
64. .rst(rst),
    
65. .clk(clk),
    
66. .din(dout2),
    
67. .dout(dout3),
    
68. .din_valid(din_valid3),
    
69. .dout_valid(dout_valid3)
    
70. );
    
71. 
    
72. myiir_fourth_step U4(
    
73. .rst(rst),
    
74. .clk(clk),
    
75. .din(dout3),
    
76. .dout(dout4),
    
77. .din_valid(din_valid4),
    
78. .dout_valid(dout_valid4)
    
79. );
    
80. 
    
81. myiir_fifth_step U5(
    
82. .rst(rst),
    
83. .clk(clk),
    
84. .din(dout4),
    
85. .dout(dout5),
    
86. .din_valid(din_valid5),
    
87. .dout_valid(dout_valid5)
    
88. );
    
89. 
    
90. myiir_sixth_step U6(
    
91. .rst(rst),
    
92. .clk(clk),
    
93. .din(dout5),
    
94. .dout(dout_reg),
    
95. .din_valid(din_valid6),
    
96. .dout_valid(dout_valid6)
    
97. );
    
98. 
    
99. always @(negedge rst,posedge clk) begin
    
100.         if(!rst) begin
     
101.                 dout<=16'd0;
     
102.                 dout_valid=1'b0;
     
103.         end
     
104.         else if(dout_valid6) begin
     
105.                 dout_valid=1'b1;
     
106.                 dout<=dout_reg;        
     
107.         end
     
108.         else begin
     
109.                 dout<=dout;
     
110.                 dout_valid=1'b0;
     
111.         end
     
112. end
     
113. 
     
114. endmodule

复制代码

2.5 filter转DAC模块

filter_to_DAC.V

1. module filter_to_DAC
   
2. (
   
3.   dout,
   
4.   CtrlWord
   
5. 
   
6. );
   
7. 
   
8. input signed[15:0] dout;
   
9. output [10:0]CtrlWord;
   
10. 
    
11. assign CtrlWord[7:0]=dout[7:0];
    
12. assign CtrlWord[10:8]=3'b0;
    
13. 
    
14. 
    
15. endmodule

复制代码

2.6 TLC5620驱动
TLC5620_CTRL.V

1. module TLC5620_CTRL(
   
2.     Clk,
   
3.     Rst_n,
   
4.     UpdateReq,
   
5.     CtrlWord,
   
6. 
   
7.     UpdateDone,
   
8.     TLC5620_CLK,
   
9.     TLC5620_DATA,
   
10.     TLC5620_LOAD,
    
11.     TLC5620_LDAC
    
12. );
    
13. 
    
14. 
    
15.     input Clk;
    
16.     input Rst_n;
    
17.     input UpdateReq;
    
18.     input [10:0]CtrlWord;
    
19. 
    
20.     output reg UpdateDone;
    
21.     output reg TLC5620_CLK;
    
22.     output reg TLC5620_DATA;
    
23.     output reg TLC5620_LOAD;
    
24.     output reg TLC5620_LDAC;
    
25.    
    
26.     reg [9:0] Cnt;
    
27.    
    
28.     always@(posedge Clk or negedge Rst_n)
    
29.     if(!Rst_n)
    
30.         Cnt <= 10'd0;
    
31.     else if(UpdateReq == 1 | (Cnt != 10'd0))begin
    
32.         if(Cnt == 10'd820)
    
33.             Cnt <= 10'd0;
    
34.         else
    
35.             Cnt <= Cnt + 10'd1;
    
36.     end
    
37.     else
    
38.         Cnt <= 10'd0;
    
39. 
    
40.     always@(posedge Clk or negedge Rst_n)
    
41.     if(!Rst_n)begin
    
42.         TLC5620_CLK <= 1'b0;
    
43.         TLC5620_DATA <= 1'b0;
    
44.         TLC5620_LOAD <= 1'b0;
    
45.         TLC5620_LDAC <= 1'b0;
    
46.         UpdateDone <= 1'b0;
    
47.     end
    
48.     else begin
    
49.         case(Cnt)
    
50.             0:
    
51.                 begin         
    
52.                     TLC5620_CLK <= 1'b0;
    
53.                     TLC5620_DATA <= 1'b0;
    
54.                     TLC5620_LOAD <= 1'b1;
    
55.                     TLC5620_LDAC <= 1'b0;
    
56.                     UpdateDone <= 1'b0;
    
57.                 end
    
58.             10:
    
59.                 begin         
    
60.                     TLC5620_CLK <= 1'b1;
    
61.                     TLC5620_DATA <= CtrlWord[10];
    
62.                 end
    
63.             40: TLC5620_CLK <= 1'b0;
    
64.                
    
65.             70:
    
66.                 begin         
    
67.                     TLC5620_CLK <= 1'b1;
    
68.                     TLC5620_DATA <= CtrlWord[9];
    
69.                 end
    
70.             
    
71.             100: TLC5620_CLK <= 1'b0;
    
72.             130:
    
73.                 begin         
    
74.                     TLC5620_CLK <= 1'b1;
    
75.                     TLC5620_DATA <= CtrlWord[8];
    
76.                 end
    
77.             160: TLC5620_CLK <= 1'b0;
    
78.             190:
    
79.                 begin         
    
80.                     TLC5620_CLK <= 1'b1;
    
81.                     TLC5620_DATA <= CtrlWord[7];
    
82.                 end
    
83.             220: TLC5620_CLK <= 1'b0;
    
84.             250:
    
85.                 begin         
    
86.                     TLC5620_CLK <= 1'b1;
    
87.                     TLC5620_DATA <= CtrlWord[6];
    
88.                 end
    
89.             280: TLC5620_CLK <= 1'b0;
    
90.             310:
    
91.                 begin         
    
92.                     TLC5620_CLK <= 1'b1;
    
93.                     TLC5620_DATA <= CtrlWord[5];
    
94.                 end
    
95.             340: TLC5620_CLK <= 1'b0;
    
96.             370:
    
97.                 begin         
    
98.                     TLC5620_CLK <= 1'b1;
    
99.                     TLC5620_DATA <= CtrlWord[4];
    
100.                 end
     
101.             400: TLC5620_CLK <= 1'b0;
     
102.             430:
     
103.                 begin         
     
104.                     TLC5620_CLK <= 1'b1;
     
105.                     TLC5620_DATA <= CtrlWord[3];
     
106.                 end
     
107.             460: TLC5620_CLK <= 1'b0;
     
108.             490:
     
109.                 begin         
     
110.                     TLC5620_CLK <= 1'b1;
     
111.                     TLC5620_DATA <= CtrlWord[2];
     
112.                 end
     
113.             520: TLC5620_CLK <= 1'b0;
     
114.             550:
     
115.                 begin         
     
116.                     TLC5620_CLK <= 1'b1;
     
117.                     TLC5620_DATA <= CtrlWord[1];
     
118.                 end
     
119.             580: TLC5620_CLK <= 1'b0;
     
120.             610:
     
121.                 begin         
     
122.                     TLC5620_CLK <= 1'b1;
     
123.                     TLC5620_DATA <= CtrlWord[0];
     
124.                 end
     
125.             640: TLC5620_CLK <= 1'b0;
     
126.             670:TLC5620_LOAD <= 1'b0;
     
127.             800:TLC5620_LOAD <= 1'b1;
     
128.             820:UpdateDone <= 1'b1;
     
129.             default:;
     
130.         endcase   
     
131.     end
     
132. 
     
133. endmodule

复制代码

2.7 myiir_first_step模块
myiir_first_step.V

1. module myiir_first_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=16145;
    
11. parameter b1=-23383;
    
12. parameter b2=16145;
    
13. parameter a1=-26283;
    
14. parameter a2=14526;
    
15. 
    
16. input rst;
    
17. input clk;
    
18. input signed[15:0] din;
    
19. input din_valid;
    
20. 
    
21. output signed[15:0] dout;
    
22. output dout_valid;
    
23. 
    
24. reg[4:0] cState,nState;
    
25. reg signed[15:0] x_reg0;
    
26. reg signed[15:0] x_reg1;
    
27. 
    
28. reg signed[31:0] x_mul1;
    
29. reg signed[31:0] x_mul2;
    
30. reg signed[31:0] x_mul3;
    
31. 
    
32. wire signed[15:0] x_int_mul1;
    
33. wire signed[15:0] x_int_mul2;
    
34. wire signed[15:0] x_int_mul3;
    
35. 
    
36. reg signed[17:0] x_sum;
    
37. wire signed[15:0] x_temp;
    
38. 
    
39. reg signed[15:0] y_reg0;
    
40. reg signed[15:0] y_reg1;
    
41. 
    
42. reg signed[31:0] y_mul1;
    
43. reg signed[31:0] y_mul2;
    
44. 
    
45. wire signed[15:0] y_int_mul1;
    
46. wire signed[15:0] y_int_mul2;
    
47. 
    
48. reg signed[16:0] y_sum;
    
49. wire signed[15:0] y_temp;
    
50. 
    
51. reg signed[16:0] dout_sum;
    
52. wire signed[15:0] dout_temp;
    
53. 
    
54. always @(negedge rst,posedge clk) begin
    
55.         if(!rst) begin
    
56.                 cState<=0;
    
57.         end
    
58.         else begin
    
59.                 cState<=nState;               
    
60.         end
    
61. end
    
62. 
    
63. always @(*) begin
    
64.         case(cState)
    
65.                 0:if(din_valid) begin
    
66.                         nState<=1;
    
67.                   end
    
68.                   else begin
    
69.                         nState<=0;
    
70.                   end
    
71.                 1:nState<=2;
    
72.                 2:nState<=3;
    
73.                 3:nState<=4;
    
74.                 4:nState<=5;
    
75.                 5:nState<=6;
    
76.                 6:nState<=0;
    
77.                 default:nState<=nState;
    
78.         endcase
    
79. end
    
80. 
    
81. always @(*) begin
    
82.         if(rst) begin
    
83.                 case(cState)
    
84.                         1:x_mul1=b0*din;
    
85.                         2:begin
    
86.                                 x_mul2=b1*x_reg0;
    
87.                                 y_mul1=a1*y_reg0;
    
88.                         end
    
89.                         3:begin
    
90.                                 x_mul3=b2*x_reg1;
    
91.                                 y_mul2=a2*y_reg1;
    
92.                         end
    
93.                         4:begin
    
94.                                 x_sum=x_int_mul1+x_int_mul2+x_int_mul3;
    
95.                                 y_sum=y_int_mul1+y_int_mul2;
    
96.                         end
    
97.                         5:dout_sum=x_temp-y_temp;
    
98.                         default:;
    
99.                 endcase
    
100.         end
     
101. end
     
102. 
     
103. always @(cState) begin
     
104.         if(rst) begin
     
105.                 if(cState==4) begin
     
106.                         x_reg0<=din;
     
107.                         x_reg1<=x_reg0;
     
108.                 end
     
109.                 else begin
     
110.                         x_reg0<=x_reg0;
     
111.                         x_reg1<=x_reg1;
     
112.                 end
     
113.         end
     
114.         else begin
     
115.                 x_reg0<=16'd0;
     
116.                 x_reg1<=16'd0;
     
117.         end
     
118. end
     
119. 
     
120. always @(cState) begin
     
121.         if(rst) begin
     
122.                 if(cState==6) begin
     
123.                         y_reg0<=dout;
     
124.                         y_reg1<=y_reg0;
     
125.                 end
     
126.                 else begin
     
127.                         y_reg0<=y_reg0;
     
128.                         y_reg1<=y_reg1;
     
129.                 end
     
130.         end
     
131.         else begin
     
132.                 y_reg0<=16'd0;
     
133.                 y_reg1<=16'd0;
     
134.         end
     
135. end
     
136. 
     
137. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
     
138. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
     
139. assign x_int_mul3=(x_mul3[31]^x_mul3[30])?x_mul3[31:16]:x_mul3[30:15];
     
140. assign x_temp=(x_sum[17:15]==3'b000||x_sum[17:15]==3'b111)?x_sum[15:0]:(x_sum[17])?16'h8000:16'h7fff;
     
141. 
     
142. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
     
143. assign y_int_mul2=(y_mul2[31]^y_mul2[30])?y_mul2[31:16]:y_mul2[30:15];
     
144. assign y_temp=(y_sum[16:15]==2'b00||y_sum[16:15]==2'b11)?y_sum[15:0]:(y_sum[16])?16'h8000:16'h7fff;
     
145. 
     
146. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
     
147. assign dout=(!rst)?16'd0:dout_temp;
     
148. 
     
149. assign dout_valid=(cState==6 && nState==0)?1'b1:1'b0;
     
150. 
     
151. endmodule

复制代码

2.8 myiir_second_step模块
myiir_second_step.V

1. module myiir_second_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=13569;
    
11. parameter b1=-18494;
    
12. parameter b2=13569;
    
13. parameter a1=-19700;
    
14. parameter a2=9712;
    
15. 
    
16. input rst;
    
17. input clk;
    
18. input signed[15:0] din;
    
19. input din_valid;
    
20. 
    
21. output signed[15:0] dout;
    
22. output dout_valid;
    
23. 
    
24. reg[4:0] cState,nState;
    
25. reg signed[15:0] x_reg0;
    
26. reg signed[15:0] x_reg1;
    
27. 
    
28. reg signed[31:0] x_mul1;
    
29. reg signed[31:0] x_mul2;
    
30. reg signed[31:0] x_mul3;
    
31. 
    
32. wire signed[15:0] x_int_mul1;
    
33. wire signed[15:0] x_int_mul2;
    
34. wire signed[15:0] x_int_mul3;
    
35. 
    
36. reg signed[17:0] x_sum;
    
37. wire signed[15:0] x_temp;
    
38. 
    
39. reg signed[15:0] y_reg0;
    
40. reg signed[15:0] y_reg1;
    
41. 
    
42. reg signed[31:0] y_mul1;
    
43. reg signed[31:0] y_mul2;
    
44. 
    
45. wire signed[15:0] y_int_mul1;
    
46. wire signed[15:0] y_int_mul2;
    
47. 
    
48. reg signed[16:0] y_sum;
    
49. wire signed[15:0] y_temp;
    
50. 
    
51. reg signed[16:0] dout_sum;
    
52. wire signed[15:0] dout_temp;
    
53. 
    
54. always @(negedge rst,posedge clk) begin
    
55.         if(!rst) begin
    
56.                 cState<=0;
    
57.         end
    
58.         else begin
    
59.                 cState<=nState;
    
60.         end
    
61. end
    
62. 
    
63. always @(*) begin
    
64.         case(cState)
    
65.                 0:if(din_valid) begin
    
66.                         nState<=1;
    
67.                   end
    
68.                   else begin
    
69.                         nState<=0;
    
70.                   end
    
71.                 1:nState<=2;
    
72.                 2:nState<=3;
    
73.                 3:nState<=4;
    
74.                 4:nState<=5;
    
75.                 5:nState<=6;
    
76.                 6:nState<=0;
    
77.                 default:nState<=nState;
    
78.         endcase
    
79. end
    
80. 
    
81. always @(*) begin
    
82.         if(rst) begin
    
83.                 case(cState)
    
84.                         1:x_mul1=b0*din;
    
85.                         2:begin
    
86.                                 x_mul2=b1*x_reg0;
    
87.                                 y_mul1=a1*y_reg0;
    
88.                         end
    
89.                         3:begin
    
90.                                 x_mul3=b2*x_reg1;
    
91.                                 y_mul2=a2*y_reg1;
    
92.                         end
    
93.                         4:begin
    
94.                                 x_sum=x_int_mul1+x_int_mul2+x_int_mul3;
    
95.                                 y_sum=y_int_mul1+y_int_mul2;
    
96.                         end
    
97.                         5: dout_sum=x_temp-y_temp;
    
98.                         default:;
    
99.                 endcase
    
100.         end
     
101. end
     
102. 
     
103. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
     
104. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
     
105. assign x_int_mul3=(x_mul3[31]^x_mul3[30])?x_mul3[31:16]:x_mul3[30:15];
     
106. assign x_temp=(x_sum[17:15]==3'b000||x_sum[17:15]==3'b111)?x_sum[15:0]:(x_sum[17])?16'h8000:16'h7fff;
     
107. 
     
108. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
     
109. assign y_int_mul2=(y_mul2[31]^y_mul2[30])?y_mul2[31:16]:y_mul2[30:15];
     
110. assign y_temp=(y_sum[16:15]==2'b00||y_sum[16:15]==2'b11)?y_sum[15:0]:(y_sum[16])?16'h8000:16'h7fff;
     
111. 
     
112. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
     
113. assign dout=(!rst)?16'd0:dout_temp;
     
114. 
     
115. always @(cState) begin
     
116.         if(rst) begin
     
117.                 if(cState==4) begin
     
118.                         x_reg0<=din;
     
119.                         x_reg1<=x_reg0;
     
120.                 end
     
121.                 else begin
     
122.                         x_reg0<=x_reg0;
     
123.                         x_reg1<=x_reg1;
     
124.                 end
     
125.         end
     
126.         else begin
     
127.                 x_reg0<=16'd0;
     
128.                 x_reg1<=16'd0;
     
129.         end
     
130. end
     
131. 
     
132. always @(cState) begin
     
133.         if(rst) begin
     
134.                 if(cState==6) begin
     
135.                         y_reg0<=dout;
     
136.                         y_reg1<=y_reg0;
     
137.                 end
     
138.                 else begin
     
139.                         y_reg0<=y_reg0;
     
140.                         y_reg1<=y_reg1;
     
141.                 end
     
142.         end
     
143.         else begin
     
144.                 y_reg0<=16'd0;
     
145.                 y_reg1<=16'd0;
     
146.         end
     
147. end
     
148. 
     
149. assign dout_valid=(cState==6 && nState==0)?1'b1:1'b0;
     
150. 
     
151. endmodule

复制代码

2.9 myiir_third_step模块
myiir_third_step.V

1. module myiir_third_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=10302;
    
11. parameter b1=-11731;
    
12. parameter b2=10302;
    
13. parameter a1=-11633;
    
14. parameter a2=5561;
    
15. 
    
16. input rst;
    
17. input clk;
    
18. input signed[15:0] din;
    
19. input din_valid;
    
20. 
    
21. output signed[15:0] dout;
    
22. output dout_valid;
    
23. 
    
24. reg[4:0] cState,nState;
    
25. reg signed[15:0] x_reg0;
    
26. reg signed[15:0] x_reg1;
    
27. 
    
28. reg signed[31:0] x_mul1;
    
29. reg signed[31:0] x_mul2;
    
30. reg signed[31:0] x_mul3;
    
31. 
    
32. wire signed[15:0] x_int_mul1;
    
33. wire signed[15:0] x_int_mul2;
    
34. wire signed[15:0] x_int_mul3;
    
35. 
    
36. reg signed[17:0] x_sum;
    
37. wire signed[15:0] x_temp;
    
38. 
    
39. reg signed[15:0] y_reg0;
    
40. reg signed[15:0] y_reg1;
    
41. 
    
42. reg signed[31:0] y_mul1;
    
43. reg signed[31:0] y_mul2;
    
44. 
    
45. wire signed[15:0] y_int_mul1;
    
46. wire signed[15:0] y_int_mul2;
    
47. 
    
48. reg signed[16:0] y_sum;
    
49. wire signed[15:0] y_temp;
    
50. 
    
51. reg signed[16:0] dout_sum;
    
52. wire signed[15:0] dout_temp;
    
53. 
    
54. always @(negedge rst,posedge clk) begin
    
55.         if(!rst) begin
    
56.                 cState<=0;
    
57.         end
    
58.         else begin
    
59.                 cState<=nState;
    
60.         end
    
61. end
    
62. 
    
63. always @(*) begin
    
64.         case(cState)
    
65.                 0:if(din_valid) begin
    
66.                         nState<=1;
    
67.                   end
    
68.                   else begin
    
69.                         nState<=0;
    
70.                   end
    
71.                 1:nState<=2;
    
72.                 2:nState<=3;
    
73.                 3:nState<=4;
    
74.                 4:nState<=5;
    
75.                 5:nState<=6;
    
76.                 6:nState<=0;
    
77.                 default:nState<=nState;
    
78.         endcase
    
79. end
    
80. 
    
81. always @(*) begin
    
82.         if(rst) begin
    
83.                 case(cState)
    
84.                         1:x_mul1=b0*din;
    
85.                         2:begin
    
86.                                 x_mul2=b1*x_reg0;
    
87.                                 y_mul1=a1*y_reg0;
    
88.                         end
    
89.                         3:begin
    
90.                                 x_mul3=b2*x_reg1;
    
91.                                 y_mul2=a2*y_reg1;
    
92.                         end
    
93.                         4:begin
    
94.                                 x_sum=x_int_mul1+x_int_mul2+x_int_mul3;
    
95.                                 y_sum=y_int_mul1+y_int_mul2;
    
96.                         end
    
97.                         5: dout_sum=x_temp-y_temp;
    
98.                         default:;
    
99.                 endcase
    
100.         end
     
101. end
     
102. 
     
103. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
     
104. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
     
105. assign x_int_mul3=(x_mul3[31]^x_mul3[30])?x_mul3[31:16]:x_mul3[30:15];
     
106. assign x_temp=(x_sum[17:15]==3'b000||x_sum[17:15]==3'b111)?x_sum[15:0]:(x_sum[17])?16'h8000:16'h7fff;
     
107. 
     
108. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
     
109. assign y_int_mul2=(y_mul2[31]^y_mul2[30])?y_mul2[31:16]:y_mul2[30:15];
     
110. assign y_temp=(y_sum[16:15]==2'b00||y_sum[16:15]==2'b11)?y_sum[15:0]:(y_sum[16])?16'h8000:16'h7fff;
     
111. 
     
112. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
     
113. assign dout=(!rst)?16'd0:dout_temp;
     
114. 
     
115. always @(cState) begin
     
116.         if(rst) begin
     
117.                 if(cState==4) begin
     
118.                                 x_reg0<=din;
     
119.                                 x_reg1<=x_reg0;
     
120.                 end
     
121.                 else begin
     
122.                                 x_reg0<=x_reg0;
     
123.                                 x_reg1<=x_reg1;               
     
124.                 end
     
125.         end
     
126.         else begin
     
127.                 x_reg0<=16'd0;
     
128.                 x_reg1<=16'd0;
     
129.         end
     
130. end
     
131. 
     
132. always @(cState) begin
     
133.         if(rst) begin
     
134.                 if(cState==6) begin
     
135.                         y_reg0<=dout;
     
136.                         y_reg1<=y_reg0;
     
137.                 end
     
138.                 else begin
     
139.                         y_reg0<=y_reg0;
     
140.                         y_reg1<=y_reg1;
     
141.                 end
     
142.         end
     
143.         else begin
     
144.                 y_reg0<=16'd0;
     
145.                 y_reg1<=16'd0;
     
146.         end
     
147. end
     
148. 
     
149. assign dout_valid=(cState==6 && nState==0)?1'b1:1'b0;
     
150. 
     
151. endmodule

复制代码

2.10 myiir_fourth_step模块
myiir_fourth_step.V

1. module myiir_fourth_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=6724;
    
11. parameter b1=-4060;
    
12. parameter b2=6724;
    
13. parameter a1=-7317;
    
14. parameter a2=2520;
    
15. 
    
16. input rst;
    
17. input clk;
    
18. input signed[15:0] din;
    
19. input din_valid;
    
20. 
    
21. output signed[15:0] dout;
    
22. output dout_valid;
    
23. 
    
24. reg[4:0] cState,nState;
    
25. reg signed[15:0] x_reg0;
    
26. reg signed[15:0] x_reg1;
    
27. 
    
28. reg signed[31:0] x_mul1;
    
29. reg signed[31:0] x_mul2;
    
30. reg signed[31:0] x_mul3;
    
31. 
    
32. wire signed[15:0] x_int_mul1;
    
33. wire signed[15:0] x_int_mul2;
    
34. wire signed[15:0] x_int_mul3;
    
35. 
    
36. reg signed[17:0] x_sum;
    
37. wire signed[15:0] x_temp;
    
38. 
    
39. reg signed[15:0] y_reg0;
    
40. reg signed[15:0] y_reg1;
    
41. 
    
42. reg signed[31:0] y_mul1;
    
43. reg signed[31:0] y_mul2;
    
44. 
    
45. wire signed[15:0] y_int_mul1;
    
46. wire signed[15:0] y_int_mul2;
    
47. 
    
48. reg signed[16:0] y_sum;
    
49. wire signed[15:0] y_temp;
    
50. 
    
51. reg signed[16:0] dout_sum;
    
52. wire signed[15:0] dout_temp;
    
53. 
    
54. always @(negedge rst,posedge clk) begin
    
55.         if(!rst) begin
    
56.                 cState<=0;
    
57.         end
    
58.         else begin
    
59.                 cState<=nState;
    
60.         end
    
61. end
    
62. 
    
63. always @(*) begin
    
64.         case(cState)
    
65.                 0:if(din_valid) begin
    
66.                         nState<=1;
    
67.                   end
    
68.                   else begin
    
69.                         nState<=0;
    
70.                   end
    
71.                 1:nState<=2;
    
72.                 2:nState<=3;
    
73.                 3:nState<=4;
    
74.                 4:nState<=5;
    
75.                 5:nState<=6;
    
76.                 6:nState<=0;
    
77.                 default:nState<=nState;
    
78.         endcase
    
79. end
    
80. 
    
81. always @(*) begin
    
82.         if(rst) begin
    
83.                 case(cState)
    
84.                         1:x_mul1=b0*din;
    
85.                         2:begin
    
86.                                 x_mul2=b1*x_reg0;
    
87.                                 y_mul1=a1*y_reg0;
    
88.                         end
    
89.                         3:begin
    
90.                                 x_mul3=b2*x_reg1;
    
91.                                 y_mul2=a2*y_reg1;
    
92.                         end
    
93.                         4:begin
    
94.                                 x_sum=x_int_mul1+x_int_mul2+x_int_mul3;
    
95.                                 y_sum=y_int_mul1+y_int_mul2;
    
96.                         end
    
97.                         5: dout_sum=x_temp-y_temp;
    
98.                         default:;
    
99.                 endcase
    
100.         end
     
101. end
     
102. 
     
103. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
     
104. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
     
105. assign x_int_mul3=(x_mul3[31]^x_mul3[30])?x_mul3[31:16]:x_mul3[30:15];
     
106. assign x_temp=(x_sum[17:15]==3'b000||x_sum[17:15]==3'b111)?x_sum[15:0]:(x_sum[17])?16'h8000:16'h7fff;
     
107. 
     
108. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
     
109. assign y_int_mul2=(y_mul2[31]^y_mul2[30])?y_mul2[31:16]:y_mul2[30:15];
     
110. assign y_temp=(y_sum[16:15]==2'b00||y_sum[16:15]==2'b11)?y_sum[15:0]:(y_sum[16])?16'h8000:16'h7fff;
     
111. 
     
112. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
     
113. assign dout=(!rst)?16'd0:dout_temp;
     
114. 
     
115. always @(cState) begin
     
116.         if(rst) begin
     
117.                 case(cState)
     
118.                         4: begin
     
119.                                 x_reg0<=din;
     
120.                                 x_reg1<=x_reg0;
     
121.                         end
     
122.                         default:begin
     
123.                                 x_reg0<=x_reg0;
     
124.                                 x_reg1<=x_reg1;
     
125.                         end
     
126.                 endcase
     
127.         end
     
128.         else begin
     
129.                 x_reg0<=16'd0;
     
130.                 x_reg1<=16'd0;
     
131.         end
     
132. end
     
133. 
     
134. always @(cState) begin
     
135.         if(rst) begin
     
136.                 if(cState==6) begin
     
137.                         y_reg0<=dout;
     
138.                         y_reg1<=y_reg0;
     
139.                 end
     
140.                 else begin
     
141.                         y_reg0<=y_reg0;
     
142.                         y_reg1<=y_reg1;
     
143.                 end
     
144.         end
     
145.         else begin
     
146.                 y_reg0<=16'd0;
     
147.                 y_reg1<=16'd0;
     
148.         end
     
149. end
     
150. 
     
151. assign dout_valid=(cState==6 && nState==0)?1'b1:1'b0;
     
152. 
     
153. endmodule

复制代码

2.11 myiir_fifth_step模块
myiir_fifth_step.V

1. module myiir_fifth_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=3736;
    
11. parameter b1=-2448;
    
12. parameter b2=3736;
    
13. parameter a1=-3526;
    
14. parameter a2=921;
    
15. 
    
16. input rst;
    
17. input clk;
    
18. input signed[15:0] din;
    
19. input din_valid;
    
20. 
    
21. output signed[15:0] dout;
    
22. output dout_valid;
    
23. 
    
24. reg[4:0] cState,nState;
    
25. reg signed[15:0] x_reg0;
    
26. reg signed[15:0] x_reg1;
    
27. 
    
28. reg signed[31:0] x_mul1;
    
29. reg signed[31:0] x_mul2;
    
30. reg signed[31:0] x_mul3;
    
31. 
    
32. wire signed[15:0] x_int_mul1;
    
33. wire signed[15:0] x_int_mul2;
    
34. wire signed[15:0] x_int_mul3;
    
35. 
    
36. reg signed[17:0] x_sum;
    
37. wire signed[15:0] x_temp;
    
38. 
    
39. reg signed[15:0] y_reg0;
    
40. reg signed[15:0] y_reg1;
    
41. 
    
42. reg signed[31:0] y_mul1;
    
43. reg signed[31:0] y_mul2;
    
44. 
    
45. wire signed[15:0] y_int_mul1;
    
46. wire signed[15:0] y_int_mul2;
    
47. 
    
48. reg signed[16:0] y_sum;
    
49. wire signed[15:0] y_temp;
    
50. 
    
51. reg signed[16:0] dout_sum;
    
52. wire signed[15:0] dout_temp;
    
53. 
    
54. always @(negedge rst,posedge clk) begin
    
55.         if(!rst) begin
    
56.                 cState<=0;
    
57.         end
    
58.         else begin
    
59.                 cState<=nState;
    
60.         end
    
61. end
    
62. 
    
63. always @(*) begin
    
64.         case(cState)
    
65.                 0:if(din_valid) begin
    
66.                         nState<=1;
    
67.                   end
    
68.                   else begin
    
69.                         nState<=0;
    
70.                   end
    
71.                 1:nState<=2;
    
72.                 2:nState<=3;
    
73.                 3:nState<=4;
    
74.                 4:nState<=5;
    
75.                 5:nState<=6;
    
76.                 6:nState<=0;
    
77.                 default:nState<=nState;
    
78.         endcase
    
79. end
    
80. 
    
81. always @(*) begin
    
82.         if(rst) begin
    
83.                 case(cState)
    
84.                         1:x_mul1=b0*din;
    
85.                         2:begin
    
86.                                 x_mul2=b1*x_reg0;
    
87.                                 y_mul1=a1*y_reg0;
    
88.                         end
    
89.                         3:begin
    
90.                                 x_mul3=b2*x_reg1;
    
91.                                 y_mul2=a2*y_reg1;
    
92.                         end
    
93.                         4:begin
    
94.                                 x_sum=x_int_mul1+x_int_mul2+x_int_mul3;
    
95.                                 y_sum=y_int_mul1+y_int_mul2;
    
96.                         end
    
97.                         5: dout_sum=x_temp-y_temp;
    
98.                         default:;
    
99.                 endcase
    
100.         end
     
101. end
     
102. 
     
103. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
     
104. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
     
105. assign x_int_mul3=(x_mul3[31]^x_mul3[30])?x_mul3[31:16]:x_mul3[30:15];
     
106. assign x_temp=(x_sum[17:15]==3'b000||x_sum[17:15]==3'b111)?x_sum[15:0]:(x_sum[17])?16'h8000:16'h7fff;
     
107. 
     
108. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
     
109. assign y_int_mul2=(y_mul2[31]^y_mul2[30])?y_mul2[31:16]:y_mul2[30:15];
     
110. assign y_temp=(y_sum[16:15]==2'b00||y_sum[16:15]==2'b11)?y_sum[15:0]:(y_sum[16])?16'h8000:16'h7fff;
     
111. 
     
112. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
     
113. assign dout=(!rst)?16'd0:dout_temp;
     
114. 
     
115. always @(cState) begin
     
116.         if(rst) begin
     
117.                 case(cState)
     
118.                         4: begin
     
119.                                 x_reg0<=din;
     
120.                                 x_reg1<=x_reg0;
     
121.                         end
     
122.                         default:begin
     
123.                                 x_reg0<=x_reg0;
     
124.                                 x_reg1<=x_reg1;
     
125.                         end
     
126.                 endcase
     
127.         end
     
128.         else begin
     
129.                 x_reg0<=16'd0;
     
130.                 x_reg1<=16'd0;
     
131.         end
     
132. end
     
133. 
     
134. always @(cState) begin
     
135.         if(rst) begin
     
136.                 if(cState==6) begin
     
137.                         y_reg0<=dout;
     
138.                         y_reg1<=y_reg0;
     
139.                 end
     
140.                 else begin
     
141.                         y_reg0<=y_reg0;
     
142.                         y_reg1<=y_reg1;
     
143.                 end
     
144.         end
     
145.         else begin
     
146.                 y_reg0<=16'd0;
     
147.                 y_reg1<=16'd0;
     
148.         end
     
149. end
     
150. 
     
151. assign dout_valid=(cState==6 && nState==0)?1'b1:1'b0;
     
152. 
     
153. endmodule

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2.12 myiir_sixth_step模块
myiir_sixth_step.V

1. module myiir_sixth_step(
   
2. rst,
   
3. clk,
   
4. din,
   
5. dout,
   
6. din_valid,
   
7. dout_valid
   
8. );
   
9. 
   
10. parameter b0=9119;
    
11. parameter b1=9119;
    
12. parameter a1=-4044;
    
13. 
    
14. input rst;
    
15. input clk;
    
16. input signed[15:0] din;
    
17. input din_valid;
    
18. 
    
19. output signed[15:0] dout;
    
20. output dout_valid;
    
21. 
    
22. reg[4:0] cState,nState;
    
23. 
    
24. reg signed[15:0] x_reg0;
    
25. 
    
26. reg signed[31:0] x_mul1;
    
27. reg signed[31:0] x_mul2;
    
28. 
    
29. wire signed[15:0] x_int_mul1;
    
30. wire signed[15:0] x_int_mul2;
    
31. 
    
32. reg signed[16:0] x_sum;
    
33. wire signed[15:0] x_temp;
    
34. 
    
35. reg signed[15:0] y_reg0;
    
36. 
    
37. reg signed[31:0] y_mul1;
    
38. wire signed[15:0] y_int_mul1;
    
39. 
    
40. reg signed[16:0] dout_sum;
    
41. wire signed[15:0] dout_temp;
    
42. 
    
43. always @(negedge rst,posedge clk) begin
    
44.         if(!rst) begin
    
45.                 cState<=0;
    
46.         end
    
47.         else begin
    
48.                 cState<=nState;
    
49.         end
    
50. end
    
51. 
    
52. always @(*) begin
    
53.         case(cState)
    
54.                 0:if(din_valid) begin
    
55.                         nState<=1;
    
56.                   end
    
57.                   else begin
    
58.                         nState<=0;
    
59.                   end
    
60.                 1:nState<=2;
    
61.                 2:nState<=3;
    
62.                 3:nState<=4;
    
63.                 4:nState<=5;
    
64.                 5:nState<=0;
    
65.                 default:nState<=0;
    
66.         endcase
    
67. end
    
68. 
    
69. always @(*) begin
    
70.         if(rst) begin
    
71.                 case(cState)
    
72.                         1:x_mul1=b0*din;
    
73.                         2:begin
    
74.                                 x_mul2=b1*x_reg0;
    
75.                                 y_mul1=a1*y_reg0;
    
76.                         end
    
77.                         3:begin
    
78.                                 x_sum=x_int_mul1+x_int_mul2;
    
79.                         end
    
80.                         4:begin
    
81.                                 dout_sum=x_temp-y_int_mul1;
    
82.                         end
    
83.                         default:;
    
84.                 endcase
    
85.         end
    
86. end
    
87. 
    
88. assign x_int_mul1=(x_mul1[31]^x_mul1[30])?x_mul1[31:16]:x_mul1[30:15];
    
89. assign x_int_mul2=(x_mul2[31]^x_mul2[30])?x_mul2[31:16]:x_mul2[30:15];
    
90. assign x_temp=(x_sum[16:15]==2'b00||x_sum[16:15]==2'b11)?x_sum[15:0]:(x_sum[16])?16'h8000:16'h7fff;
    
91. 
    
92. assign y_int_mul1=(y_mul1[31]^y_mul1[30])?y_mul1[31:16]:y_mul1[30:15];
    
93. 
    
94. assign dout_temp=(dout_sum[16:15]==2'b00||dout_sum[16:15]==2'b11)?dout_sum[15:0]:(dout_sum[16])?16'h8000:16'h7fff;
    
95. assign dout=(!rst)?16'd0:dout_temp;
    
96. 
    
97. always @(cState) begin
    
98.         if(rst) begin
    
99.                 if(cState==4) begin
    
100.                         x_reg0<=din;
     
101.                 end
     
102.                 else begin
     
103.                         x_reg0<=x_reg0;
     
104.                 end
     
105.         end
     
106.         else begin
     
107.                 x_reg0<=16'd0;
     
108.         end
     
109. end
     
110. 
     
111. always @(cState) begin
     
112.         if(rst) begin
     
113.                 if(cState==5) begin
     
114.                         y_reg0<=dout;
     
115.                 end
     
116.                 else begin
     
117.                         y_reg0<=y_reg0;
     
118.                 end
     
119.         end
     
120.         else begin
     
121.                 y_reg0<=16'd0;
     
122.         end
     
123. end
     
124. 
     
125. assign dout_valid=(cState==5 && nState==0)?1'b1:1'b0;
     
126. 
     
127. endmodule

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代码到这里终于结束了！辛苦观看。。
3.仿真与引脚分配
3.1 仿真
实验使用modelsim进行仿真，从matlab获得量化后的输入波形文件，经过仿真后得到滤波后的波形。


3.2 引脚分配


4.心得

本次实验好艰辛啊！从最开始的晕头晕脑，到最后有效果，时间挺长的，但确实学到了许多！通过这次实验，不仅更加熟练地学习到了FPGA设计的流程，更加深了数字信号处理滤波器的设计和实现！重要是坚持!!!

5.视频地址

前篇
http://v.youku.com/v_show/id_XMjcyMjkwNDY3Mg==.html
后篇
http://v.youku.com/v_show/id_XMjcyMjkyOTYzMg==.html