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引言
本参考手册提供关于如何使用 BlueNRG-LP 微控制器存储器和外设的完整信息。
BlueNRG-LP 是一款功能强大的超低功耗 2.4 GHz 射频收发器，其 Cortex®-M0+ 微控制器的工作频率可达 64 MHz。
BlueNRG-LP 适用于实现符合 Bluetooth®低功耗 SIG 规范的应用。
术语表
本节给出了本文档中使用的缩略语的简明定义：
SoC 集成了 SWD 调试端口（SWD-DP），该端口提供基于串行线调试（SWD）协议的 2 引脚（时钟和数据）
接口。
字：32 位数据/指令
半字：16 位数据/指令
字节：8 位数据
双字：64 位数据
AHB：高级高性能总线
APB：高级外围总线
CPU：请参见 Cortex®-M0+ 内核
系统架构
主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
3 个主器件：
‒CPU（Cortex®-M0+）内核 S 总线
‒DMA1
‒射频系统
9 个从器件：
‒CPU（Cortex®-M0+）S 总线上的内部 Flash 存储器
‒内部 SRAM0（16 kB）
‒内部 SRAM1（16 kB）
‒内部 SRAM2（16 kB）
‒内部 SRAM3（16 kB）
‒APB0 外设（通过一个 AHB-to-APB 桥）
‒APB1 外设（通过一个 AHB-to-APB 桥）
‒AHB0 外设
‒AHBRF，包括 AHB-to-APB 桥和无线电外设（连接到 APB2）
借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期间，系统也可以实现并发访问和高效运行。
系统包含 Cortex®-M0+“无线电协议和应用”处理器及其射频子系统。有一个 Flash 存储器会被 CPU 用于蓝牙协议和应用管理。
外设位于不同的系统总线（用于射频系统的 AHB、APB0、APB1 和 APB2）上。有 4 个 SRAM 块，1 个SRAM0 始终通电，3 个 SRAM（SRAM1、SRAM2 和 SRAM3）可编程为始终通电或可开关。
S0：CPU（Cortex®-M0+）S 总线
该总线将 CPU 内核的系统总线连接到总线矩阵。内核使用该总线获取指令，进行字面值加载和调试访问，以及访问位于外设或 SRAM 区中的数据。该总线的访问目标是所有可能的外设（内部 Flash 和 SRAM 存储器，AHB0、APB0、APB1 和 APB2 外设）。
S1：DMA 总线
该总线将 DMA 的 AHB 主接口连接到总线矩阵。该总线的访问目标是 4 块 SRAM 和 APB1 外设。
S2：射频系统总线
该总线将射频系统的 AHB 主接口连接到总线矩阵。该总线的访问目标是 4 块 SRAM 和 APB2 外设（MR_BLE/射频子系统 IP 的内部 APB 模块）。
