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扫码加入电子骰子或1至6（3位）的随机数生成器。使用FPGA将随机数显示在共阳极7段显示屏上。
硬件组件：
MINI_SP6-SPARTAN 6 FPGA开发板×1个
USB-A至Mini-USB电缆×1个
共阳极7段显示×1个
面包板（通用）×1个
公/母跳线×1个
Xilinx软件开发套件
VHDL实现从1到6（3位）的随机数生成器。随机数显示在共阳极7段显示器上。因此，它可以用作电子骰子。在Xilinx Spartan 6 FPGA上实现。.vhd是VHDL文件。ucf是用户实现文件。用.ucf文件中的引脚分配FPGA上的IO引脚。随机数的生成是通过在时钟脉冲处对位向量进行连续XOR操作来完成的。该项目可以用来代替Ludo游戏中使用的传统骰子。
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