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摩尔定律(Moore’s Law)引领半导体产业走过近半个世纪，虽然至今仍是半导体技术发展的主要方向，但把电晶体做得越小，其副作用也变得更加明显。除了製程研发与晶片设计的成本一代比一代昂贵，把电路做得太细，也会影响电路本身的性能表现。许多使用先进製程生产的处理器，因为本身的I/O可支援的电压已低于1V，还需要搭配能支援3.3V讯号输出的I/O晶片才能与其他外部元件互联，就是一个很典型的案例。
为了克服这些由製程微缩而引发的问题，业界开始探索其他新的晶片设计理念，把SoC切割成多颗Chiplet，分别用最适合的製程技术生产，再用先进封装技术将其整合在同一个封装体内的设计思路，开始大行其道。如超微(AMD)、英特尔(Intel)等处理器大厂所推出的最新产品，基本上都已经不再是单石晶片(Monolithic IC)，而是将运算、储存跟通讯I/O功能分割成不同的Chiplet，再整合成具有完整功能的处理器。
从PPA走向PPACT Chiplet应运而生
对晶片开发者而言，设计出性能(Performance)最高、功耗(Power)最低、面积(Area)最小的SoC，亦即PPA的最佳化，是多年来一直追求的目标。但在晶片製造成本持续攀升，晶片设计又因为SoC变得更複杂，必须耗费更多时间的情况下，现在的晶片设计团队已不能只追求PPA，却把成本(Cost) 跟产品上市时程(Time to Market)抛在脑后。因此，指引晶片设计的金科玉律，已经从PPA的最佳化，升级成PPACT的最佳化。
观察苹果(Apple)近期的处理器发展策略，就能很明显看出这个趋势。为了追上产品每一到两年需要一次大更新的周期，该公司在2020年末发表专门用于Mac与iPad上的M1 处理器后，虽然在2021年末进一步推出基于M1的衍生改良版M1 Pro跟M1 Max，到2022年初时，为了快速推出更高效能的处理器，就採取了直接将两颗M1 Max拼接成一颗M1 Ultra的产品研发策略。
不只苹果，超微最新世代的CPU跟搭配的晶片组，以及英特尔专攻伺服器市场的Xeon，事实上也是由多颗Chiplet拼接而成。藉由先进封装技术将多颗Chiplet拼接成完整处理器，不仅可以快速完成新产品的设计，而且可以用最适当的製程技术来实现不同功能电路，让晶片开发商在成本、上市时程方面，获得传统SoC设计架构无法提供的优势。
互联技术是Chiplet发展最大瓶颈
虽然Chiplet可带来明显的优势，但在技术层面上，如何在不损及效能、增加延迟以及降低可靠度的前提下，实现超高密度的互联，却是一大挑战。
安硅思(Ansys)资深技术经理魏培森(图1)表示，早期的封装技术因为需要透过载板(Substrate)与打线(Bond-wire)技术将不同晶片连接起来，不论是製程尺度、基板损耗与金属线的电感效应，都将使的高速与高频讯号传输受限、电源同步切换杂讯(SSN)的问题也很严重。再者，要将不同功能的主、被动晶片封装在同一个封装载体上，电源迴路的设计与电－热、热应力的藕合也是一个重要的课题。
图1 Ansys资深技术经理魏培森
SoC内部的互联线路错综複杂，而且密度极高。要在封装层级实作如此高密度的互联，一定要用硅中介层(Silicon Interposer) 这类可以实现超高线路密度的先进封装技术才行。因此，先进封装技术的出现，是Chiplet能够从概念走向量产的重要关键。
但即便改用硅中介层技术，传统封装设计需要考虑的各种物理问题，还是一样存在，而且这些问题还不是传统EDA工具能够解决的。传统EDA工具处理的是从功能设计到晶片验证、实现等晶片设计流程的问题，但设计签核(Sign Off)，则不是传统EDA工具能处力的问题。因为设计签核会涉及到十分複杂的物理模拟分析，Ansys反而是这个领域的佼佼者。
魏培森总结说，由于晶圆代工、专业封测厂(OSAT)所提供的製造服务，以及对应的设计签核工具逐渐到位，目前中国台湾已经有不少IC设计公司开始用Chiplet的设计理念来开发自家的新产品。但在没有标准可以依循的情况下，目前每家公司都是各做各的，各自有各自的IP。这让Chiplet无法发挥其100%的潜力。这也是UCIe标准之所以如此重要的原因，有了UCIe标准，应该会让不同公司的IP 整合更容易、生态系统更具多样性，势必吸引更多的IC设计公司拥抱Chiplet设计理念。
串起Chiplet生态系 UCIe标准至为关键
日月光、超微(AMD)、安谋(Arm) 、Google Cloud、英特尔(Intel)、Meta、微软(Microsoft)、高通(Qualcomm)、三星(Samsung)和台积电在2022年3月宣布， 将共同建构一个名为Universal Chiplet Interconnect Express(UCIe)的产业联盟，确立晶片与晶片间的互连标准，并促进开放式的小晶片生态系。此一标准的推出，将使Chiplet设计概念更容易落实到实际的晶片设计中，满足未来的应用需求。
英特尔执行副总裁暨资料中心和AI事业群总经理Sandra Rivera表示，将多个小晶片整合至单一封装、在各个市场提供产品创新，是半导体产业的未来，也是英特尔IDM 2.0 策略的重要支柱。一个开放的小晶片生态系对于这个未来十分重要，藉由主要业界合作伙伴在UCIe联盟下的通力合作，朝向改变业界提供新产品方式的共同目标前进。该组织代表一个多样化的市场生态系，将满足客户对于更加客製化的封装层级整合需求，从一个可互通、多厂商的生态系，连结同级最佳晶片到晶片互连和协定。
在宣布成立联盟的同时，发起企业还通过了UCIe 1.0规范。这是一款开放式业界标准，于封装层级建立无所不在的互连。UCIe 1.0规范涵盖晶片到晶片I/O实体层、晶片到晶片协定和软体堆叠，均利用成熟的PCI Express(PCIe)和Compute Express Link(CXL)业界标准所制定。此规范将提供给UCIe成员，并可从网站下载。
发起企业包括重要的云端服务供应商、晶圆代工厂、系统OEM、IP供应商和晶片设计业者，且目前正处于整合成开放标准组织的最后阶段。今年稍晚整合成新的UCIe产业组织之后，成员企业将开始著手下一世代的UCIe技术，包含定义小晶片外型规格、管理、强化后的安全性和其它必要协定。
UCIe促成Chiplet普及 产业分工更细腻
对于UCIe标准的前景，益华电脑(Cadence)产品技术处长孙自君(图2)很笃定地认为，这是一个几乎能保证100%成功的业界标准。为何对UCIe如此有信心？他分析，从产业生态的角度来看，不同的大客户跟製造阵营都已经汇集在UCIe的大伞下， 这意味著UCIe标准背后，有一个极为完整的价值链支撑。这是一个技术标准能否成功的重要因素。
图2 Cadence产品技术处长孙自君
从技术的角度来看，UCIe也是一个十分全面的标准。从通讯协定到软硬体的模型，UCIe都将其标准化，这意味著产业链裡的不同成员，都将因为UCIe标准的出现，直接进入「车同轨、书同文」的状态，而且对设计开发者跟生产製造者来说，有了标准模型，才能更有效率地把自己该做的工作做好。
正因为UCIe是一个广获主要半导体客户与製造商支持，而且涵盖面十分完整的技术标准，所以UCIe标准广获业界採纳，基本上是可以确定的事情。Chiplet设计架构也将因为UCIe标准的确立，得以进一步蓬勃发展。事实上，有很多中国的IP业者，在UCIe 标准公布后不久，就已经推出对应的IP授权方案，以便在即将全面到来的Chiplet时代卡到好位子。
孙自君认为，在UCIe补上Chiplet发展的关键拼图后，未来半导体产业内的每一家公司，都必须更深入思考两个问题，一是客户的真实需求为何？二是自己的核心能力/技术到底是什麽？因为在Chiplet大行其道之后，市场上会出现许多专门为Chiplet所设计的IP，甚至是已经做好的Chiplet产品。在某些情况下，IC供应商可能只要在市面上挑选自己要的Chiplet，完成整合设计，交给OSAT完成封装製程后，就可以推出自己的产品。
在这个情况下，最了解市场跟客户真实需求，以及IC使用案例的晶片供应商，将享有莫大的竞争优势。另一方面，IC设计公司也必须更深入去思考自己的核心能力/技术究竟为何，专注在自己最擅长的领域，才能把自己的优势发挥到极致，在市场竞争中胜出。
