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由于趋近物理极限，逻辑电路晶体管缩放速度放缓，降低标准单元高度成为实现缩放目标的关键，在2021年度IITC会议中，imec团队提出了一种基于Forksheet器件结构MOL优化方案，实现了4T标准单元高度，在减少工艺步骤和成本的同时，提升了21%的PPA表现
研究背景
在芯片集成度和晶体管尺寸沿摩尔定律发展的过程中，驱动CMOS逻辑电路微缩的关键因素是晶体管栅极间距和金属间距两大关键尺寸。然而，受物理尺寸限制，标准单元尺寸缩放进度放缓，栅极间距尺寸的缩小也随之遇到瓶颈。为解决这些难题，埋入式电源线(暂译，buried power rail，以下简称BPR)和自对准栅极触点(暂译，以下简称SAGC)等技术应运而生，成为将标准单元高度降低到5T*的主要技术助推剂。
Imec所提出的Forksheet器件结构被认为是nanosheet结构的自然延伸，该结构可以将pMOS与nMOS 间距缩到一个特征尺寸（工艺中最小的尺寸，此处应指2nm）,这样的间距允许标准单元高度在面积不变的情况下缩小到4T。
在典型的5T单元布线方案中，采用的是水平-垂直-水平（HVH），而垂直-水平-垂直（VHV）设计可以进一步提高布线效率实现从5T到4T的高度缩小。
4T-HVH结构与5T-VHV结构对比
基于前述基础，imec团队提出了一种基于Forksheet器件结构的两层 MOL方案和VHV路由方式，吸收Ml层，增加了晶体管有源区引脚孔径，同时使4T高度的单元能够用于2nm及以下技术节点。该成果以“Two-level MOL and VHV routing style to enable extreme height scaling beyond 2nm technology node”为题发表于2021年度IEEE IITC会议（全称为IEEE International Interconnect Technology Conference），第一作者及通讯作者为Bilal Chehab。
*5T标准单元高度，指一个标准单元的高度，用“数字+T”来表示，T指track，电信号的传输线路必须走在track上，数字表示track数量，即单元高度内允许布线的数量。
研究内容
在这项研究中，imec团队提出了一种基于Forksheet器件与VHV布线的二级MOL方案，以实现2nm工艺节点的超低标准单元高度。通过使用额外的MOL层作，BEOL的M1层可以在MOL布线中部分吸收，从而从5T形成4T高度。
团队进一步针对样品进行了性能测试，在64位ARM架构下相比5T-HVH结构有明显的优化提升。
二级MOL方案S/D方向及栅极方向截面图
4T-HVH结构与5T-VHV结构俯视图对比
RO性能测试结果对比
CMOS结构中的Pull-up/down
4T-VHV和5T-HVH结构单元库的核心面积与利用率
垂直布线壅塞与pin密度关系图（左）
频率与PPA关系图（右）
前景展望
根据imec团队测试结果，在64位ARM架构的实验条件下，相比工艺步骤更多、成本更高的5T-HVH结构，该样品PPA提高了21%，说明了MOL和BEOL工艺步骤的协同优化与FEOL的协同优化对于延续摩尔定律同样重要。
团队介绍
Bilal Chehab，imec研发工程师，他于意大利帕维亚大学大学取得博士学位后,加入imec从事集成电路研发工作，目前专注于标准单元和逻辑电路布线的DTCO/STCO等协同优化技术。
IMEC，全称：Interuniversity Microelectronics Centre，即比利时微电子研究中心，是一家成立于 1984 年的科技研发中心， 总部设在比利时鲁汶。IMEC 的战略定位为纳米电子和数字技术领域全球领先的前瞻性重大创新中心，IMEC 从 2004 年起参与了从45nm到7nm的芯片前沿技术的研发。
