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在前文中，我们对晶圆级封装技术进行了一个基础性的介绍，并对其应用现状以及技术优势进行了扩展，相信大家已经对先进晶圆级封装技术有了一个初步的认知。
那么，本篇文章我们将带领大家详细解读构成先进晶圆级封装技术的五大要素——晶圆级凸块（Wafer Bumping）技术、扇入型（Fan-In）晶圆级封装技术、扇出型（Fan-Out）晶圆级封装技术、2.5D 晶圆级封装技术（包含IPD）以及最新的 3D 晶圆级封装技术（包含IPD）。
晶圆凸块（Wafer Bumping），顾名思义，即是在切割晶圆之前，于晶圆的预设位置上形成或安装焊球（亦称凸块）。晶圆凸块是实现芯片与 PCB 或基板（Substrate）互连的关键技术。凸块的选材、构造、尺寸设计，受多种因素影响，如封装大小、成本及电气、机械、散热等性能要求。
长电科技在晶圆凸点设计和工艺流程等方面具有丰富的经验，业务涵盖印刷型凸点（Printed Bump）技术、共晶电镀型落球（Ball Drop with Eutectic Plating）技术、无铅合金（Lead-Free Alloy）及铜支柱合金（Copper-Pillar Alloy）凸点技术等，并经量产验证适用于 8 英寸（200mm）和 12 英寸（300mm）大小的标准硅晶圆。下图所示为几款典型的晶圆凸块实例：
扇入型晶圆级封装（Fan-In Wafer Level Package，FIWLP）技术，业内亦称晶圆级芯片规模封装（Wafer Level Chip Scale Package，WLCSP）技术，是当今各类晶圆级封装技术中的主力。近两年，扇入型晶圆级封装产品的全球出货量都保持在每年三百亿颗以上，主要供给手机、智能穿戴等便携型电子产品市场。
随着便携型电子产品的空间不断缩小、工作频率日益升高及功能需求的多样化，芯片输入/输出（I/O）信号接口的数目大幅增加，凸块及焊球间距（Bump Pitch & Ball Pitch）的精密程度要求渐趋严格，再分布层（RDL）技术的量产良率也因此越发受重视。在这种背景下，扇出型封装（Fan-Out Wafer Level Package，FOWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圆级封装技术应运而生。下图所示为FIWLP（左）、FOWLP（右）的典型结构：
这里我们拓展介绍一下，再分布层（Re-Distribution Layer，RDL）技术。在晶圆级封装制程里面, 再分布层技术主要用于在裸芯（Bare Die）和焊球之间重新规划（也可理解为优化）信号布线、传输的路径，以达到将晶圆级封装产品的信号互联密度、整体灵活度最大化的目的。RDL 的技术核心，简单来说就是在原本的晶圆上附加了一层或多层的横向连接，用来传输信号。
下图所示为典型的 Chip-First RDL 方案。请注意在这里有两层电介质（Dielectric）材料，用来保护被其包裹的 RDL 层（可理解为应力缓冲）。另外，凸块冶金（Under Bump Metallurgy，UBM）技术在这里也派上了用场，来帮助触点（Contact Pad）支撑焊球、RDL 还有电介质。
（图片来源：Springer）
随着超高密度多芯片模组（Multiple Chip Module，MCM）乃至系统级封装（SiP）产品在 5G、AI、高性能运算、汽车自动驾驶等领域的普及，2.5D 和 3D 晶圆级封装技术备受设计人员青睐。下图所示为 2.5D（左）和 3D（右）晶圆级封装技术。
如上方图左所示，对 2.5D 晶圆级封装技术而言，两颗芯片的信号互联，可以通过再分布层（Re-Distribution Layer，RDL）或者硅介层（Silicon Interposer）技术来实现。
如上方图右所示，对 3D 晶圆级封装技术而言，逻辑、通讯类芯片如 CPU、GPU、ASIC、PHY 的信号互联，也可通过再分布层（RDL）或硅介层（Silicon Interposer）技术来实现。但是，3D 堆叠起来的多个高带宽存储（High-Bandwidth Memory，HBM）芯片与其底部的逻辑类芯片的信号互联，则由硅穿孔（Through Silicon Via，TSV）技术来实现。当然，以上几种互联（Interconnect）如何取舍，需按实际规格、成本目标做 case-by-case 分析。
JCET
不论着眼现在，还是放眼未来，随着 5G、人工智能、物联网等大技术趋势奔涌而至，在高密度异构集成的技术竞赛中，晶圆级封装技术必将占有一席之地。
长电科技也将继续推进先进晶圆级封装技术发展，通过自身高集成度的先进晶圆级封装技术与解决方案，满足全球范围内客户的多方位需求，推动中国封测产业向着高质量、高端化的目标不断前行。
