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前言：不可否认，5nm 制程的演进是各项技术和产业逐步成熟、变革的必经之路，亦是根基。
5nm 是核心工艺的重要节点
5nm 先进制程已不仅仅是代工厂商之间的战争，它亦是核心工艺和半导体材料走到极限的重要转折节点。
当芯片制程演进到 5nm，它晶体管的集成度和精细化程度都要比以往更高，可容纳更复杂的电路设计，并将更丰富的功能融入其中。
但从目前行业的普遍应用上看，许多产品用 28nm、14nm，甚至 10nm 就已绰绰有余，再费劲花更高的成本与精力来研发 5nm 制程，暂且看来就是个赔本的买卖。
话虽如此，当我们把目光放至未来，随着 5G 和 AI 技术的发展，以及全球大数据的爆发式增长，5G 智能终端、VR/AR 产品、机器人、AI 和超算等产品的成熟和应用，都将对芯片的性能、能耗和算力都有着更加严格的要求。
FinFET 工艺盛行多年
FinFET 和 FD-SOI 使摩尔定律得以延续传奇，之后两者却走出了不同的发展道路。FinFET 工艺先拔头筹，英特尔最早于 2011 年推出了商业化的 FinFET 工艺技术，显著提高了性能并降低了功耗，之后台积电采用 FinFET 技术亦取得了巨大的成功，随后 FinFET 大放异彩，成为全球主流晶圆厂的首选。
随着制程工艺的升级，晶体管的制作也面临着困难，英特尔最早在 22nm 节点上首发了 FinFET 工艺，当时叫做 3D 晶体管，就是将原本平面的晶体管变成立体的 FinFET 晶体管，提高了性能，降低了功耗。
FinFET 晶体管随后也成为全球主要晶圆厂的选择，一直用到现在的 7nm 及 5nm 工艺。
随着制程技术的升级，芯片的电晶体制作也面临着瓶颈。英特尔最早在 22 纳米的节点上首先使用了 FinFET 电晶体技术，不仅提高了芯片的性能，也降低了功耗，随后，FinFET 电晶体也成为全球主要晶圆厂制程发展的选择，一直用到现在的 7 纳米及 5 纳米制程节点上。
FinFET 与 FD-SOI 两大工艺各有千秋，但随着制程推进到 5nm 节点，工艺技术的发展又将面临一个新的分水岭。
在大多数业内人士看来，现阶段包括 FinFET 和 FD-SOI 在内的芯片工艺，都将在 5nm 制程之后失效。
与 FinFET 的不同之处在于，GAA 设计通道的四个面周围有栅极，减少漏电压并改善了对通道的控制，这是缩小工艺节点时的基本步骤。通过使用更高效的晶体管设计，加上更小的节点，将能实现更好的能耗比。
资深人士对此也提及，工艺节点不断前进的动能在于提升性能、降低功耗。而当工艺节点进阶到 3nm 时，FinFET 经济已不可行，将转向 GAA。
值得注意的是，GAA 技术也有几种不同的路线，未来的细节有待进一步验证。而且，转向 GAA 无疑涉及架构的改变，业内人士指出这对设备提出了不同的要求，据悉一些设备厂商已在开发特殊的刻蚀、薄膜设备在应对。
目前，全球 FinFET 工艺已迈入 5 纳米制程，FD-SOI 工艺也迈进了 12 纳米进程。但英特尔、台积电、三星都在准备 3 纳米甚至 2 纳米工艺。据悉针对下一个节点 3 纳米，正在开发一种全新设计的晶体管 GAA-FET，和目前使用的 FinFET 又不一样。
FinFET 逐渐失效不可避免
半导体工艺制程在进入 32nm 以下的节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律都会逐渐失去效果，量子效应逐渐成为制程前进的拦路虎。为此，科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。
包括 High-K、特种金属、SOI、FinFET、EUV 等技术纷至沓来，终于将半导体工艺的典型尺寸推进至 7nm 时代、甚至 5nm 时代。但是如果要进一步向更小尺寸的工艺节点前行的话，人们又遇到了更多的麻烦。
现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是 FinFET 技术进行，它成功地延续了 22nm 以下数代半导体工艺的发展。从技术发展角度来看，平面晶体管在尺寸缩小至 22nm 后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。
从 22nm 时代开始，FinFET 就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。
随着晶体管尺度向 5nm 甚至 3nm 迈进，FinFET 本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
GAA 因成本昂贵+难度极高成难点
半导体工艺发展到现在，虽然单个晶体管成本下降，但是就整体工艺流片和投产而言，成本是一路上扬的，并且技术难度越来越高。
新世代工艺已经高度集中到三星、台积电和英特尔三家厂商手中，其他厂商无论是钱不够，还是技术不够，都已经无法染指新的 GAA 工艺。
从 65nm 到 5nm 时代，28nm 工艺的成本为 0.629 亿美元，但到了 5nm 时代，成本将暴增至 4.76 亿美元，在 3nmGAA 时代，这个数值将进一步提升。三星宣称 3nm GAA 技术的成本比 5nm 会上升一些，可能会超过 5 亿美元。
昂贵的价格相对应的是极高的工艺难度。三星给出的有关制造 GAA 晶体管的工艺过程显示，GAA 的制造和传统的 FinFET 有一定的相似之处，但是其技术要求更高，难度也更大一些。
GAA 制造方式主要是通过外延反应器在集体上制造出超晶格结构，这样的结构至少需要硅锗材料或者三层硅材料堆叠而成，并且还需要形成 STI 浅槽隔离，接下来需要多晶硅伪栅成像、隔离层和内部隔离层成型、漏极和源极外延、沟道释放、高 K 金属栅极成型、隔离层中空、环形触点成型等。
其中的难点在于如何环绕着纳米线（片）沟道的栅极，其中 STI 浅槽隔离结构后期的隔离层等制造都非常困难。
除了制造本身外，GAA 工艺要求 EUV 光刻的配合。因为现在半导体尺寸已经如此之小，甚至远远小于光源的波长，EUV 已经是必须的方法。
但是目前 EUV 光刻机还不够成熟，芯片产能和速度都不够快，因此在早期可能只有一部分采用 EUV 光刻完成，其余的部分依旧会采用沉浸式光刻和多重成像技术。
结尾
虽然目前包括三星、台积电、英特尔都对 GAA 技术表示兴趣或者已经开始试产，但是 GAA 技术究竟是不是 5nm 之后甚至 3nm 和更远时代的最佳选择，业内还是有一些不同意见，但就目前来看，GAA 还是很接近的。
