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FPGA 以计算速度快、资源丰富、可编程著称，之前一直应用于高速数字信号领域和 ASIC 验证。随着逻辑资源的丰富和编程工具的改进，FPGA 在机器学习和硬件加速上得到越来越多的重视，目前数据中心已经大量采用，大数据、云计算领域逐步采用 FPGA 器件。但是除了这些对计算能力和逻辑资源要求很高的应用，市面上还有很多功能简单的小型应用，如果采用现有的“大而全”的 FPGA 产品，不仅价格昂贵，而且资源浪费。于是有人想到了定制化服务，这样可以让工程师根据产品需求定制合适的 FPGA 产品，从而达到节约成本和功耗的目的，嵌入式 FPGA 有望解决这一问题。
最近，Achronix 为其 eFPGA IP 解决方案推出 Speedcore custom blocks 定制单元块。其市场营销副总裁 Steve Mentor 介绍，“Speedcore custom blocks 定制单元块可以大幅度地提升性能、功耗和面积效率，并支持以前在 FPGA 独立芯片上无法实现的功能。利用 Speedcore custom blocks 定制单元块，客户可以获得 ASIC 级的效率并同时保持 FPGA 的灵活性，从而带来了一种可以将功耗和面积降至最低、同时将数据流通量最大化的高效实现方式。”
通过两层裁剪让芯片面积缩小多达 6 倍
FPGA 用户都指导，标准 FPGA 不仅包含 FPGA 内核中的逻辑设计、各种存储器、DSP 以及布线，而且还包含内核以外的可编程 I/O、SerDes 以及各种接口控制器，这就使得芯片资源丰富，但体积庞大，成本昂贵，因此要实现成本的缩减就要裁掉设计中不必要的资源。Achronix 的做法是进行了两层裁剪：
如图所示，第一层裁剪将外部的可编程 I/O、SerDes 以及各种接口控制器进行裁剪，只留下 FPGA 内核，这样面积可以缩小 50%。
如图所示，裁剪掉外围模块以后，FPGA 内核是否可以进一步缩小？那么，先从 FPGA 内核的结构分析，Steve Mentor 指出，“Microsoft 在其有关 Catapult 项目的白皮书中讲了一种云规模的加速架构，包括壳（shell）和应用（Application），其中 shell 布局 IO 及与电路板相关的逻辑电路，应用是核心逻辑，Shell 占据了 44%的总面积。”
Achronix 进行了第二层裁剪，将 shell 去掉，剩下由用户定义功能的 Speedcore custom blocks 定制单元块，包含在 Speedcore 的可编程结构中。经过这道裁剪，芯片面积缩减高达 75%。
如何定义 Speedcore custom blocks 单元块？
如何实现定义，这是很多用户最关心的问题。Steve Mentor 解释，“Achroinx 使用内部工具来分析客户的设计，以识别出可以用 Speedcore custom blocks 单元块开进行优化的潜在功能，比如经常使用的重复性功能，从而实现面积缩减、性能提高和功耗降低。现在，Achronix eFPGA IP 产品在添加了 Speedcore custom blocks 定制单元块以后，就使其在拥有可编程性的同时还能够拥有 ASIC 级的性能以及高片芯面积效率。”
FPGA 设计中开发工具很关键，Achronix 也提供了 ACE 设计工具，可以全面支持 Speedcore custom blocks 定制单元块，可以与存储器和 DSP 单元块相同的方式，提供从设计捕获到比特流生产和系统调试等功能。
Achronix 为每个 Speedcore custom blocks 定制单元块创建了一种独有图形化用户接口（GUI），它可以管理所有的配置规则。ACE 拥有 Speedcore custom blocks 定制单元块所有配置的完整的时序细节，支持 ACE 去完成各种设计基于时序的布局和布线。客户可以用强大的版图规划器来优化设计，并为所有的单元实例去制定局域或者定点的任务安排。ACE 还包括一个关键路径分析工具，它可以支持客户去分析时序。客户还可以使用 ACE 强大的 Snapshot 嵌入式逻辑分析仪，去创建复杂的触发器并展示 Speedcore 内的实时信号。
eFPGA 既然如此灵活，那么它是否会在未来代替 FPGA？Steve Mentor 表示，“目前来看，标准 FPGA 的市场占有率大概是 80%，eFPGA 是 20%，复杂应用的客户中有人愿意在 ASIC 设计中加入 eFPGA，简单应用的客户有些愿意用 eFPGA 来代替标准 FPGA 完成设计，但是两者针对的客户群不同，会长期共存。”
“正是 eFPGA 的市场需求旺盛，Achronix 在 2017 年实现了强劲的销售收入及业务增长，预计销售将超过 1 亿美元。与 TSMC 和做的 16nm 产品已经量产，7nm 产品预计在 2018 年上半年完成测试芯片和首批设计。” Steve Mentor 补充。
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