19
在半导体产业链中，EDA 行业销售额占全产业链市值仅为 2%左右。占比小并不意味着不重要，事实上，随着先进工艺制造及设计复杂度的增加，作为连接设计与制造的桥梁，EDA 工具的重要性日趋上升。越是复杂的设计，越是先进的工艺，需要考虑的参数与场景就越多，对于工具的依赖性也就越高，恰如华大九天产品总监董森华所言：“一方面，IC 设计产业不断追求更卓越的性能、更高的 PPA（性能、功耗与面积）指标；另外一方面，由于先进工艺与物联网芯片设计的复杂多变，造成了芯片量产良率下降，从而大幅提升了 IC 设计公司的时间成本和流片成本，这就是如今半导体行业所面临的最重要的困局之一。”
华大九天产品总监董森华
静态时序分析签核的理论基础已不存在
相比旧工艺，16 纳米及以下工艺特性已经发生巨大变化，这时候工程师如果还采用传统设计方法与工具，势必要付出很多代价。“工程师都清楚，静态时序分析（Static Timing Analysis，简称 STA）在先进工艺设计上并不准确，但没有人知道如何评估 STA 的不准确程度，”董森华表示，困局的根源就是传统设计方法学与工具已经无法适应先进工艺要求，“为了芯片的设计安全，工程师不断地增加设计冗余（margin），在先进工艺设计过程中，设计冗余被滥用状况惊人，各处各地都在过度设计（overdesign），这种设计方式方法，直接杀死了芯片的 PPA。这就是当前芯片设计中最高昂的成本。”
董森华指出，工艺演进到 16 纳米以后，最重要的工艺特性变化有两点。
首先，先进工艺制程变化呈现出非高斯分布特性，而且工作电压越低，非高斯分布特征越明显。“STA 通过对多种边界工作条件（corner）的分析，得到工艺整体的统计平均特性，当工艺非高斯分布特征明显时，这种统计分析方法就会产生比较大的误差，而误差经过电路传递以后，将变得更为突出，”董森华告诉与非网记者，“这意味着，传统 STA 时序签核（sign-off）方式的理论基础已经不复存在！”
其次，在先进工艺中，米勒电容（Miller Cap）效应越来越突出，已经对信号波形产生较大影响，从而严重影响了先进工艺芯片的整体时序特性。“米勒电容是半导体工艺固有的特性，只是在旧工艺里，对芯片性能的影响不明显，”董森华解释道，“但进入 16 纳米以下，由于线宽变窄、工艺尺寸缩小，米勒电容成为信号回路阻容延迟的主导因素。受米勒电容影响，信号波形的非线性增加很多，从而对整个芯片的时序产生了很多不确定性，而传统时序分析模型中，没有一种能准确描述米勒电容对时序的影响，这就使得传统方法无法准确预估芯片的时序特性。”
在工艺变化非高斯分布与米勒电容效应等因素影响下，传统仿真分析方法虽尚为很多人使用，但要付出太多的代价。“很多做 16 纳米以下工艺的朋友向我反应，在先进工艺设计时，使用大量的设计冗余，仍然无法保证芯片量产良率，”董森华举例道，“STA 和 SPICE（集成电路仿真专用仿真程序，直接抽取晶体管参数来进行仿真的方式，最精确但最耗时）的仿真精度误差，一般宣称是 3%，但在 16 纳米以下的先进工艺中，误差能达到 5%至 6%，在极端条件下，误差甚至可以达到 10%。”他表示，10%的误差，可能需要 20%以上的设计冗余来弥补，“我们需要多付出多少功耗与面积代价，需要多支付多少人力成本，需要增加多少次设计迭代，才能弥补传统签核方法无法准确评估硅特性所造成的浪费？这就是我们今天所面临的最大困局。”
如何实现先进工艺 SoC 仿真的准确性？
针对传统时序签核方法对先进工艺的力不从心，华大九天推出的解决方案就是 XTime。用董森华的话说，XTime 是“打破目前时序签核方法无法适应先进工艺发展要求的困局，跨越静态时序分析方法，提供先进工艺下更精确的硅特性，从而改变 IC 设计方法”的一款产品。
那么，XTime 是如何解除仿真误差在先进工艺节点被放大给设计师带来的困扰呢？答案就是采用 SPICE 来进行仿真。
“芯片签核最准确的方法就是用 SPICE 仿真，但因为 SoC（系统级芯片）设计规模不断膨胀，SPICE 仿真在速度和规模（capacity）上难以适应 SoC 的发展，所以才有了静态时序分析方法。现在的先进工艺下，STA 方法已经不再适用，那么采用 SPICE 仿真就成了唯一选择。”董森华介绍华大九天这款工具最重要的突破点，“ALPS 仿真器是 XTime 的引擎，这款在模拟领域应用广泛的仿真器，是华大九天历经七年打造的产品，已经被多家顶级设计公司客户采用，这些客户在 28 纳米、16 纳米、10 纳米等工艺节点对 ALPS 评估的结果显示，ALPS 的精度与标准签核 SPICE 仿真（Golden sign-off SPICE）完全一致，但速度比其他 SPICE 仿真器至少快 5 至 10 倍。”
当然，以当前大规模 SoC 设计规模来看，即使比同行快 10 倍，SPICE 仿真也难以满足设计公司对开发时间的需求。所以 XTime 还有一招杀手锏，那就是超并行架构。“通过分布式与多线程技术，对 SPICE 仿真速度进行加速，保证了 SoC 设计可以更大量地用 SPICE 来分析，”董森华以蒙特卡洛分析为例，来证明 XTime 的仿真速度，“一颗 SoC 芯片，跑 1 万条路径的蒙特卡洛分析，XTime 可以在一天之内完成。”
EDA 市场的 X 力量
董森华表示，XTime 这款工具并非局限于时序收敛阶段的签核，“时序收敛阶段是 XTime 非常重要的应用阶段，却不是最重要的。XTime 最重要的功能是帮助用户重新定义签核标准，而不是像过去一样靠拍脑袋，通过大量的流片来得出一个经验性评估标准，XTime 提供了更准确的评估方法，让工程师能够设置更加合理而不是过度悲观的设计冗余。”
在董森华看来，XTime 之所以能够重新定义签核标准，除了采用 SPICE 仿真、超并行架构，还引入了大数据分析方法。提供快速蒙特卡洛分析方法，可用于评估芯片良率，以及电压 / 时间扫描（VT Sweep）技术来进行连续性工作状态变化（工艺、电压和温度，即 PVT）分析等。
除了 XTime，在这次发布会上，华大九天还发布了另外一款产品，即用于工程修改（ECO）的 XTop。这款工具也采用了大规模并行架构，可处理超大规模（1 亿个晶体管以上）的 SoC 设计；并针对先进工艺升级了物理与时序引擎，以适应先进工艺对 ECO 的要求；并提供了交互式 ECO 功能，使 ECO 流程更方便直观，并可以快速定位时序瓶颈。
EDA 行业诞生几十年来，经过大大小小的并购，如今已成三强（Synopsys、Cadence、Mentor Graphics）鼎立局面，华大九天作为中国最大的 EDA 公司，与三强之间还存在不小的距离。在时序签核（XTime）、大版图设计（Skipper）以及 SPICE 仿真引擎（ALPS）上，华大九天已经取得了不错的成绩与口碑，但半导体行业软件工具的追赶是一个长期的工程，因为技术人员的使用习惯很难改变，Mentor Graphics 被西门子收购是 EDA 行业的一个 X 因素，但华大九天能否真的崛起，与三巨头平起平坐，还要看自己的 X 力量能否发挥出来。
