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DDR4 是 JEDEC 组织关于 DRAM 器件的下一代标准。DDR4 主要是针对需要高带宽低功耗的场合。这些需求导致了 DDR4 芯片引入了一些新的特点，这些新的特点，导致在系统设计中，引入一些新的设计需求。
DDR4 的 I/O 架构称为 PSOD（Pseudo Open Drain），这个新的设计，将会带来接收端功耗的变化，以及 Vref 电平的差异。接下来的将会讨论 PSOD 输出和上一代 DDR3 标准的差异。
POD vs STLL
驱动 DRAM 工业发展的一个主要市场需求是对内存器件的低功耗要求。介于这个原因，DDR4 引入了一个新的 IO 驱动标准，成为 PSOD（Pseudo Open Drain）。在 PSOD 里，接收端将信号端接到轨电压（VDD），而不是轨电压的一半（VDD/2）。
为了直观的看出端接方式的差异对总的功耗的影响，下面分别比较了在输出高和低得情况下，DDR4/DDR3 的电流流向。
当输出为低时，SSTL/POD 的都会有电流流过。实际上，POD 的拉电流会比 SSTL 稍大，因为其端接的轨电压，而 SSTL 的端接到轨电压的一般。这个也是为什么 DDR4 的轨电压选用了一个稍微低一点的电平。
主要的区别在于输出高电平时。SSTL 电平将会继续有消耗电流，并且电流大小和输出低电平的时候一致。POD 在输出高电平时，没有工作电流。
所以，一个降低 DDR4 系统功耗的方法是，尽量加大 DDR4 输出高的数量。这个就是为什么 DDR4 中多了“DBI 管脚”。举个例子，当 8bit lane 中有至少有 5 个 DQ 都是低时，所有的 Bit 将会被翻转，并且 DBI（Data Bus Inversion）置低，用来指示数据线的反转。通过这个方法，总共 9 个信号中（8 个 DQ 和 1 个 DBI），总有至少 5 个是被驱动为高电平。如果原始的数据中有 4 个或者更多的信号被驱动为高时，那么 DBI 信号也将会设为高，同样，还是 9 个里面至少有 5 个为高。这样的话，在每一个数据传输的过程中，都是至少有 5/9 的数据是高电平，可以在一定程度上降低了功耗。
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