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Vishay Siliconix 设计和生产面向工业、可再生能源、计算、消费及照明市场的高压 MOSFET（HVM）。我们拥有电压范围为 50 V 至 1000 V 的广泛器件，其中采用我们最新超结技术的器件的电压范围为 500 V 至 650 V 。本设计指南的目的是帮助设计工程师在其功率因数校正（PFC）设计中实现尽可能高的 MOSFET 效率。
功率因数校正设计
如图 1 所示的 PFC 校正电路块是一个重要子系统，在许多情况下是输出功率不低于 65 W 的电源的必备子系统（依据 EN61000-3-2）。该电路用于使输入线路电流与 AC 电压波形相配，在大多数情况下使输出电压上升至常见的 400 VDC。
图 1：功率因数校正原理图
“功率因数”为实际功率（P = 瓦特）与表观功率（VA = 伏安）的比率。这方面的目标是实现尽可能接近于 1 的单位功率因数。对于完全相同的输出功率，低功率因数负载比高功率因数负载会消耗更多无功电流。较低功率因数设计的较大电流会增加系统的能量损失，造成电力公司在输电过程中浪费大量电能。图 1a 和 1b 显示了 PFC 对线路电流及其谐波的影响。
图 1a. 没有 PFC 电路的线路电压和电流 1b. 具有 PFC 电路的波形
在没有 PFC 的图 1a 中，电流只在周期的短时间期间来自 AC 电源。这导致较差的功率因数和高达 115 %的过多谐波。虽然系统只使用了 158 W 可用功率，但输电系统为提供它却消耗了 272 伏安。图 2a 显示了在相同线路上实施 PFC 的好处。这时功率因数为 99.9 %，谐波降至 3 %。电流在整个周期中都来自 AC 线路，没有浪费过多 VA 成分。
可以注意到，功率因数校正和谐波电流下降并非同义词。例如，在高度电感性负载中，电流可能以完美正弦波形滞后于电压。这会导致较差的功率因数和高无功功率，没有任何谐波。而谐波电流丰富的失真波形通常具有所有不合需要的特性。PFC 电路不只校正功率因数，还降低谐波电流。
目前，有多种不同标准规定了电子设备所用电力的质量。EN61000-3-2 要求输入功率大于 75 W 的所有系统都要降低谐波电流。80 Plus 电流认证要求功率因数为 0.9 或更高。
在 PFC 电路中，MOSFET 的损耗占总损耗的约 15 %至 20 %。在使用校正器件后，PFC 效率可实现总共 0.33 %增加（表 1）。在 500 W 输出功率下，计算结果是 MOSFET 功率损耗可减小 2 W。
表 1：基于总 PFC 功率损耗的 MOSFET 损耗计算
Vishay Siliconix 针对规定的工作条件和 5 W 至 1000 W 输出功率级编制了最重要的两种 600 V 和 650 V 器件的列表，以帮助设计工程师在 PFC 设计中选择最合适的 MOSFET。表 2 列出了规定的工作条件，表 4 列出了每种功率级的最重要两种 E 系列超结技术器件。虽然主要标准是效率，但表中提供了不止一种器件选择，以满足成本、封装或更高电压降额等其他要求。
PFC 设计开发使用的 MOSFET 器件列表
表 4 中的器件是使用针对新应用的品质因数（FOM）而选择的，该品质因数侧重于最大限度减小器件的总损耗。虽然包括针对导电损耗的导通电阻（RDS(on)）和针对开关损耗的栅电荷（Qg），但 FOM 并非简单的二者之积。为说明开关损耗，使用了器件的 Qgs 和 Qgd 的一部分及其输出容值（Coss）。选择最合适的器件时使用了以下工作条件（参见表 2）。
表 2：功率因数校正设计条件
推荐器件的列表在“封装”位置包括一个“x”。在相同电气特征下，每种器件有许多可选封装。实际使用的封装取决于功率级和允许的 MOSFET 占位面积。图 2 定义了不同零件号的封装、额定电流、电压和器件技术
定义：Vishay 高压 MOSFET 零件号：SiHxDDNFFGG
图 2：零件号定义
对于提供的许多封装选项，表 3 列出了不同封装的建议最大额定功率。
基于封装类型的推荐功率等级
表 3：基于封装类型的最大功率级
注：
* 如果使用散热性能增强的多层 PCB，则该封装可在更高功率级下使用。
** 如果使用交错式（interleaved）PFC 设计，则输出功率最大可达 750 W（使用两个 TO-220）。在非交错式设计中并联两个 TO-220 或 TO-220F 允许最大 750 W。
结合设计条件、器件零件号含义和每种封装类型的最大建议值，表 4 显示了针对不同功率级的相应器件。
该列表显示了许多不同器件。设计工程师可按照电压、效率或价格来挑选最适合自己应用的器件。
功率因数校正 MOSFET 选型指南
表 4：基于 PFC 输出功率级的器件选型工具
带有“x”的器件可使用多种封装；带有“G”的器件必须使用 TO-247 封装。
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