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小编语：英特尔最近流年不利，一方面移动战略屡屡受挫，虽然通过大笔补贴换取了部分市场，但是这部分市场份额并不稳定，一旦停止补贴，后果较难设想。另一方面英特尔10nm工艺受阻，又缩减开支，现在英特尔在工艺上的领先优势已经被大大缩小。如果台积电或者三星先于英特尔推出10nm工艺的话，英特尔未来几年的日子将颇为难过。
台积电围绕以16nm FinFET+工艺（N16FF+）及10nm FinFET工艺（N10FF）为前提的设计流程，发表了演讲。在N10方面，接近成品的第一款验证芯片已送厂生产（Tape-out）。该验证芯片集成了四核的“ARM Cortex-A57”等。
台积电的Willy Chen发表演讲。
本次演讲是在新思科技、ARM、台积电借第52届设计自动化会议之机，于2015年6月8日联合举办的“Collaborating to Enable Design with 16-nm and 10-nm FinFET”上发表。演讲人是台积电设计暨技术平台副处长Willy Chen（图）。
关于16nm FinFET+工艺的设计流程，在2014年，台积电发布了在参考流程中提供的支持（图1）。16nm FinFET+工艺是由当初的16nm FinFET工艺改进而来，通过改变鳍片形状等，性能提高了15％（参阅本站报道）。
图1：参考流程的推移。
16nm FinFET的16个项目正在推进
Chen表示，面向16nm FinFET+工艺的设计流程早已准备就绪（已进入可实际设计芯片的状态）（图2）。现在，16个开发项目正在推进，到2016年底，将有50个设计送厂生产。
图2：16nm FinFET+（N16FF+）的设计流程。
台积电直到16nm工艺，才首次将FinFET应用于量产（20nm之前采用平面晶体管），N16FF+流程中新增加的功能，很多都与FinFET有关。比如说，布局布线中的自动格线置放、寄生RC提取中的高精度FinFET建模、物理验证中的FinFET规则支持等。
Chen重新指出，随着工艺向16nm、10nm的微细化，自动布局布线与其他工序的联动将变得愈发重要（图3）。比如说，在自动布局布线和寄生RC提取中，布线电阻与电容的相关性，在自动布局布线与EM（electronic migration）/IR压降分析中，MiM（metal insulator metal）电容的插入与分析等。
图3：工序之间的联动愈发重要。
10nm采用三重曝光
如上所述，20nm工艺虽然使用平面晶体管，但曝光采用双重曝光（通过分两次进行曝光，形成在28nm工艺之前，经1次曝光在Si上形成的图案）。因此，对于20nm工艺的设计流程，适应双重曝光是主要课题（图4）。在设计双重曝光时，划分第1次曝光数据和第2次曝光数据叫作“分色”（Coloring）。
图4：各代工艺的新课题。
对于20nm之后的16nm工艺，适应FinFET是主要课题。而10nm工艺将采用三重曝光（通过分3次进行曝光，形成在28nm工艺之前，经1次曝光在Si上形成的图案）。台积电把设计三重曝光时，划分第1次曝光数据、第2次曝光数据和第3次曝光数据叫作“全分色”（Full-Coloring）。另外，虽然这次没有发布，但根据推测，之后的7nm工艺估计将会采用四重曝光。
在采用三重曝光的10nm设计流程中，规则检查和寄生成分提取有所变化（图5）。而且，面向高速信号，还需要借助使用低电阻布线层的一维布线（图6）、布局的多功能化和高速化（图7）。
图5：10nm工艺的规则检查和寄生成分提取的课题。
图6：一维布线。
图7：改进布局。
接近成品的验证芯片送厂生产
Chen表示，10nm工艺的设计流程也已准备就绪，可供客户使用（图8）。台积电在数字设计方面，使用四核的“ARM Cortex-A15”进行了验证（图9）。在定制和模拟设计方面，使用PLL完成了验证（图10）。而且，接近成品的第一款验证芯片已经送厂生产。这款验证芯片集成了四核的Cortex-A57等（图11）。（记者：小岛郁太郎）
图8：10nm FinFET的设计流程。
图9：在数字电路中的验证。
图10：在定制电路中的验证。
图11：接近成品的第一款验证芯片。
