12.5 系统硬件配置方案
12.5.1 FPGA的配置
FPGA作可编程器件,可以根据用户的需要进行现场可编程。系统可采用了JTAG模式和AS模式进行FPGA编程配置。
JTAG模式编程直接对FPGA进行编程,使用JTAG模式,在Quartus II工具中输出sof文件(SRAM Object File)。其好处是编程速度快,并且由于是对FPGA的SRAM结构进行编程,编程次数要多得多;但是掉电后,SRAM保存的编程信息将会丢失。
当程序调试完毕,需要固化的时候,可以通过AS模式将最终文件(pof文件)烧写到配置芯片里面。
本系统采用的配置芯片是EPC1441PC8。配置芯片具有掉电保存能力,在系统上电时,FPGA首先从配置芯片中读取编程数据,并对FPGA进行加载。
12.5.2 Video Decoder(SAA7113H)的配置
系统上电后,Video Decoder 芯片正常工作之前是需要进行配置的。所谓的配置,就是通过I2C接口对它的内部寄存器进行读写。配置的主要目的是通知Video Decoder系统当前采用的信号输入端口、格式和特殊要求。
本系统的工作要求是:1路PAL制式视频,AI11管脚输入,输出为ITU656格式,YUV比例为4∶2∶2。对应的SAA7113H的寄存器配置如表12.1所示。
表12.1 SAA7113H寄存器配置值
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B8 |
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FF |
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A |
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5A |
07 |
B |
47 |
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3B |
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4B |
FF |
5B |
80 |
C |
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D |
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FF |
5F |
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12.5.3 Video Encoder (SAA7128)的配置
系统上电后,Video Encoder 芯片正常工作之前是需要进行配置的。所谓的配置,就是通过I2C接口对它的内部寄存器进行读写。配置的主要目的是通知Video Encoder系统当前采用的信号输出端口、格式和特殊要求。
本系统的工作要求是:1路PAL制式视频输出,CVBS管脚输出,输入为ITU656格式,YUV比例为4∶2∶2。对应的SAA7128H的寄存器配置如表12.2所示。
表12.2 SAA7128H寄存器配置值
地址 |
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A |
B |
C |
D |
E |
F |
内容 |
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地址 |
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1A |
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1C |
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1E |
1F |
内容 |
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00 |
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00 |
续表
地址 |
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2A |
2B |
2C |
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2E |
2F |
内容 |
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00 |
00 |
00 |
00 |
00 |
0D |
00 |
1F |
1F |
75 |
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06 |
3F |
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地址 |
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36 |
37 |
38 |
39 |
3A |
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3C |
3D |
3E |
3F |
内容 |
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00 |
00 |
00 |
00 |
00 |
00 |
00 |
1A |
1A |
13 |
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00 |
地址 |
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4A |
4B |
4C |
4D |
4E |
4F |
内容 |
00 |
00 |
00 |
68 |
10 |
97 |
4C |
18 |
9B |
93 |
9F |
FF |
7C |
34 |
3F |
17 |
地址 |
50 |
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5A |
5B |
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5E |
5F |
内容 |
00 |
83 |
83 |
80 |
8C |
0F |
C3 |
06 |
02 |
80 |
34 |
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AF |
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3F |
地址 |
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6A |
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6C |
6D |
6E |
6F |
内容 |
00 |
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46 |
CB |
8A |
09 |
2A |
77 |
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88 |
41 |
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A0 |
B4 |
地址 |
70 |
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7C |
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内容 |
41 |
C3 |
00 |
3E |
B8 |
1E |
15 |
16 |
15 |
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2B |
D9 |
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00 |
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12.5.4 印刷电路板(PCB)设计
本系统采用了层叠式的电路板结构,两块电路板通过双排连接器组合成一个系统。其中,FPGA相关电路在一块板上,视频的编解码器在另外一块板上。
传输一路数字视频信号需要9个必须的ITU656信号(DATA0~DATA7,CLOCK)和两个可选的同步信号(HSync,VSync)。另外,I2C配置接口还需要2个信号(SCL,SDA),加上1个电源信号,2个地信号等,一共16个信号。
经过布局布线后,得到两个板子的版图如图12.5所示。
将这个版图文件提交给制版厂就可以加工设计了。
图12.5 数字图像倍焦系统PCB