1
6.4 创建设计工程
本节将重点讲述如何在ISE下创建一个新的工程。要完成一个设计，第一步要做的就是新建一个工程。具体创建一个工程有以下几个步骤。
（1）打开Project Navigator，启动ISE集成环境。
ISE的启动请参见6.2节。
（2）选择“File”/“New Project”菜单项，启动新建工程对话框。
会弹出如图6.9的对话框。
如图6.9所示，新建工程时需要设置工程名称和新建工程的路径，还要设置顶层模块的类型，具体各个类型解释如表6.1所示。
图6.9 新建工程对话框
表6.1 顶层模块类型说明
|
顶层模块类型 |
类 型 说 明 |
|
HDL |
硬件描述语言（Verilog或VHDL），用描述语言将各底层模块连接起来 |
|
Schematic |
原理图，顶层模块可以用原理图将各底层模块连接起来，比较直观 |
|
EDIF |
工业标准网表格式 |
|
NGC/NGO |
综合后输出的文件格式，可以直接被NGDBuild读取 |
（3）设置工程属性。
启动新建工程对话框后，单击“下一步”按钮进入工程属性对话框设置，如图6.10所示。
图6.10 设置工程属性对话框
如图6.10所示，需要设置如表6.2所示内容。
表6.2 新建工程属性说明
|
设 置 选 项 |
设 置 内 容 |
|
Device Family |
设置FPGA是哪一系列的，如Spartan3、Spartan3E、Virtex等 |
|
Device |
设置FPGA的具体型号，每个系列的FPGA下都有很多型号，要根据实际工程中应用的FPGA进行选择 |
|
Package |
|
|
Speed Grade |
设置速度等级，如-4、-5、-6，数字越大速度越快 |
|
Top-Level Module type |
设置顶层模块的类型 |
|
Synthesis Tool |
设置设计中采用的综合工具，可以是Xilinx自带的XST，如果安装了第三方工具，也可以选择第三方综合工具，如Synplify/Synplify Pro等 |
|
Simulator |
设置设计中采用的仿真工具，可以是ISE自带的ISE simulator，如果安装了第三方工具ModelSim，也可以设置为ModelSim |
|
Generated Simulation Language |
如果采用ISE自带的仿真工具ISE Simulator，利用HDL Bencher可以在图形界面下编辑测试波形，直接生成测试激励文件，这里是设置生成测试激励文件的语言类型 |
（4）为工程新建资源。
设置完工程属性后，单击“下一步”按钮，出现为工程新建资源的对话框，如图6.11所示。
新建工程时可以直接为新建的工程新建资源，单击“New Source”按钮会弹出新建资源的对话框，如图6.12所示。
这一步在新建工程时并不是必须的，如果在创建新的工程时没有为工程新建资源，可以在以后设计中再新建。如果工程创建完毕后需要新建资源，可以选择“Project”/“New Source”选项，也会弹出如图6.12所示的新建资源的对话框。
图6.11 为新建工程新建资源对话框 图6.12 新建资源对话框
具体新建资源的类型说明如表6.3所示。
表6.3 新建资源类型说明
|
新建资源类型 |
类 型 说 明 |
ISE中对应的处理工具 |
|
Embedded Processor |
需要安装Xilinx EDK工具 |
|
|
IP（Corgen&Architecture Wizard） |
IP核 |
IP核生成器（Core Generator） |
|
Schematic |
原理图 |
原理图生成器（ECS） |
|
State Diagram |
状态转移图 |
状态图编辑器（StateCAD） |
|
Test Bench Waveform |
测试激励波形 |
测试激励生成器HDL Bencher |
|
User Document |
工程说明文件 |
文本编辑器 |
|
Verilog Module |
Verilog源代码 |
HDL语言编辑器（HDL Editor） |
|
Verilog Test Fixture |
Verilog测试激励 |
HDL语言编辑器（HDL Editor） |
|
VHDL Library |
VHDL库 |
HDL语言编辑器（HDL Editor） |
|
VHDL Module |
VHDL源代码 |
HDL语言编辑器（HDL Editor） |
|
VHDL Package |
VHDL包 |
HDL语言编辑器（HDL Editor） |
|
VHDL Test Bench |
VHDL测试激励 |
HDL语言编辑器（HDL Editor） |
（5）为工程添加现有资源。
单击“下一步”按钮，出现如图6.13所示对话框。如果工程的源代码已经编辑好，可以单击“Add Source”按钮为新建的工程添加资源，这一步与上一步一样，都不是必需的。如果工程已经创建完毕，可以通过选择“Project”/“Add Source”选项为工程添加资源。
（6）单击“完成”按钮，创建工程。
单击“下一步”按钮，会出现一个对话框，显示工程的相关信息，如图6.14所示，如有设置错误可单击“上一步”按钮进行修改。上述各步骤均设置好后，单击“完成”按钮就可以创建工程了。
图6.13 为新建工程添加资源对话框 图6.14 工程信息对话框
按上述步骤就可以完成一个新工程的创建。新工程创建完毕后，就可以通过新建或添加现有文件为工程添加资源，按照ISE的FPGA设计流程进行设计。
工程创建完毕后，如果需要修改工程的属性可以右键单击图标。选择“Properties”选项，如图6.15所示，可以对工程的属性进行修改。
如果想更改工程的名称，同样右键单击图标，选择“Properties”选项，弹出如图6.16所示对话框，可以更改工程的名称。
图6.15 更改工程属性 图6.16 更改工程名称
