浅析JESD204B和JESD204C的一些区别

随着数据转换器速率的不断提升，数字接口逐渐成为限制系统吞吐量的关键因素。目前由电子器件工程联合委员会（JEDEC）制定的JESD204B串行标准，正受限于通道速率和冗余的8B/10B编码效率问题。

尽管JESD204修订版本C（Rev. C）已针对这些问题提出改进方案，但这对电路板布局和协议实现究竟意味着什么？本文将从技术角度解析JESD204B与C版本的核心差异，并探讨其对高速数据转换器设计的工程实践影响。

为满足混合信号器件（如模数转换器、数模转换器和模拟前端）与处理单元（如FPGA）间海量数据的序列化传输需求，同时减少两者间的互连复杂度，JESD204接口标准应运而生。该标准历经多次迭代，其中B版本因技术成熟度与广泛应用成为行业标杆。然而，面对新一代数据转换器对更高吞吐量的迫切需求，现有标准已显力不从心。以德州仪器ADC12DJ5200RF为代表的最新器件，其采样率突破10 GSPS大关，倒逼C版本标准的采纳以匹配性能升级。

深入研究JEDEC技术文档不难发现，JESD204标准体系的复杂性源于其对当代混合信号器件生成的海量数据的高效传输需求。通过优化编码效率和通道利用率，C版本在保持向后兼容的同时，显著提升了有效载荷传输效率。这对工程师而言，意味着需要重新评估电路板布线策略、信号完整性设计以及协议栈实现方式，以充分释放新标准的性能潜力。

一、JESD204接口标准演进史

作为早期版本的JESD204A标准，存在无法同步多个并置设备的固有缺陷。具体而言，若需在电路板组件上实现两个相同数据转换器的输入（或输出）相位相干，A标准因缺乏相关机制而无法胜任。B标准通过引入子类概念实现了技术突破，在保持向后兼容的Subclass 0基础上，新增Subclass 1和2，为采样时刻与数据接收端（如FPGA）之间提供了确定性延迟保障。速度方面，A版本显著落后于B版本，初代标准最高线速率仅3.125 Gbps，而B标准将单通道速率提升至12.5 Gbps。

随着通道速率提升，高速串行通信面临信号完整性、时钟恢复和基线漂移三大挑战。传输线上1/0分布不均会导致介质极化，使直流偏置点偏移，引发基线漂移。这种现象可能带来两大隐患：抖动和编码错误。AC耦合系统中，基线漂移的最常见诱因是收发端直流偏移补偿。

初始标准采用8B/10B符号编码，通过特殊编码机制解决运行差异问题。该编码将8位数据转换为10位符号，既维持线路稳定直流偏置，又为桥接耦合电容提供持续跳变。编码过程引入额外符号用于带内信令，例如K28.5逗号符号用于通道对齐，使接收器在初始化时定位符号帧起始位置。当接收器完成同步后，通过SYNC信号通知编码器，启动数据传输。

尽管8B/10B编码有效解决了串行化/反串行化问题，但其编码效率存在20%损耗（每8位数据需传输10位符号）。随着数据容量需求增长，这种编码方式的效率瓶颈愈发凸显。

二、JESD204B/C各部分解释

1、传输层（Transport Layer）

JESD204B 的传输层在 JESD204C 中得以保留。在传输层组装的数据帧的八字节数据块通过网络进行传输。

本标准的这部分内容已经过重新编排，措辞更加清晰，图表也已更新。

由于 64 位编码技术的特性，存在多种设置情况，会导致帧边界与数据块边界无法对齐（帧可能并不恰好包含八个字节）。

2、数据链路层（Link Layer）

如前所述，本标准的两个主要部分涵盖了各种数据连接层的实现方法。

作为一种向后兼容的选项，早期 JESD204 标准版本中的 8b/10b 编码方法仍然保留。这包括使用 SYNC~ 引脚和 K.28 字符来进行同步、通道对齐和错误监测。

不过，从长远来看，大多数应用可能会采用 JESD204C 中包含的新 64 位编码技术之一。

基于 IEEE 802.3 的 64b/66b 方法将提供最高的效率。尽管它被称为编码，但实际上并不存在像 8b/10b 那样的编码过程。

这种方法只是在 64 位的有效载荷数据基础上增加了两个首部比特。鉴于此，需要进行扰码处理，以保持直流平衡，并确保有足够的跳变密度，这对于 JESD204C 接收器中的时钟和数据恢复（CDR）电路可靠地恢复时钟来说是必要的。

此外，还开发了一种 64b/80b 的选项，在保持与 8b/10b 方案相同时钟比率的同时，允许使用诸如前向纠错等新功能。

JESD204B 中使用的 8b/10b 编码与这两种 64 位编码技术均不兼容。

3、物理层（Phy Layer）

JESD204C 在保持先前版本中设定的 312.5 Mbps 下限的同时，将通道速率的上限提高到了 32 Gbps。

JESD204B 的最大吞吐量为 12.5 Gbps。对于超过 16 Gbps 的通道速率，不建议使用 8b/10b 编码，尽管在技术上并未禁止；对于低于 6 Gbps 的通道速率，也不建议使用任何一种 64 位编码方案。

JESD204C 引入了两个类别来规定物理接口的特性。

下表列出了与每个类别相关的通道速率。

下表列出了 C 类中的信道类型以及相关的预加重和均衡特性。

JESD204C 引入的另一个概念是 JESD204 通道工作裕量（JCOM），它用于验证是否符合 C 类物理层标准。

这种工作裕量计算对使用本版本及早期版本标准中详细说明的 B 类物理层实现的眼图模板起到了补充作用。

4、时钟与同步

JESD204C 仍将沿用 JESD204B 中的器件时钟和系统参考信号（SYSREF）规范。

然而，为了提供一种用于确定性延迟和多芯片同步的机制，当采用两种 64 位编码方案中的任意一种时，本地扩展多块计数器（LEMC）将使用系统参考信号（SYSREF）而非本地多帧计数器（LMFC）来进行对齐。

JESD204B 中采用的同步过程与 64 位编码技术的同步过程完全不同。

由于同步信号（SYNC）已被去除，现在同步启动和错误报告将由应用层软件来处理。

因此，既不存在初始通道对齐序列（ILAS），也不存在码组同步（CGS）。

与同步相关的用于描述同步过程的新术语有扩展多块对齐、扩展多块同步和同步头同步。

所有这些同步阶段都是通过使用 32 位同步字来完成的。

5、确定性延迟与多芯片同步

如前所述，JESD204B 中的确定性延迟和多芯片同步技术在很大程度上得以保留。

当使用 64 位编码技术中的一种时，没有 2 类子类的选项。相反，系统参考信号（SYSREF）被用于对齐 JESD204 子系统中所有器件的本地扩展多块计数器（LEMC），并且仅支持 1 类子类操作。

6、前向纠错

为了实现以更快的通道速率提供更可靠链路的目标，JESD204C 现在提供了前向纠错（FEC）选项。

这种基于法尔码（Fire 码）的方法可能对仪器仪表应用特别有帮助。只有在使用 64 位编码方案中的一种时，才可以使用这个可选功能。

循环码，即法尔码，用于纠正单突发错误。循环码的优点在于其码字可以在有限域中表示为多项式，而不是向量。

为了实现更快的解码，法尔码采用了一种可以分成两部分的伴随式。

7、在现场可编程门阵列（FPGA）上实现 JESD204C 接口

JESD204C 标准控制着 FPGA 与模数转换器（ADC）、数模转换器（DAC）或多通道前端扩展器（MxFE）之间接口上的数据流。

JESD204C 协议支持高达 32.75 Gbps 的通道速率，而 JESD204B 协议仅支持高达 16 Gbps 的通道速率。

JESD204C 使用的 64 位 / 66 位编码系统显著提高了编码效率，并且仅依赖前馈同步，无需握手过程来建立初始连接同步。

数据路径如下图所示，大致可分为四层，每层在设计中都执行特定的功能。

三、JESD204C 接口中需留意的一些关键点

1、物理层调试

在现场可编程门阵列（FPGA）与高速数据转换器之间的物理接口处，高速信号的快速上升沿和下降沿会在电路板上的并行通道中传输。

对于排查 JESD204C 链路的故障，建议关注两个物理层调试点。

2、串并 / 并串转换时钟

为 FPGA 和高速数据转换器上的串行发送器和接收器路径提供动力的高速时钟是由锁相环（PLL）合成器生成的。

在时钟数据恢复（CDR）电路中，锁相环是一个关键模块，通常由一个与线路速率具有预定关系的参考时钟驱动。

FPGA 的 IP 模块和 ADI 的数据转换器都可以检查锁相环是否锁定。如果这个参考时钟没有设置为正确的速率，锁相环就会解锁。

3、数据链路层调试

JESD204C 链路建立过程需要一个同步序列，如果没有正确执行，链路建立过程就会失败。

对于 JESD204B 的用例或设计，必须监控码组同步（CGS）、初始通道同步（ILAS）和物理同步信号，以确保链路得以建立。

对于 JESD204C 而言，则是扩展多块（EMB）锁定和样本头（SH）锁定。对于数据链路层，建议关注两个调试点。

4、JESD204C 模式不匹配

FPGA 和数据转换器必须配置为相同的模式，因为所选模式（L、M、F、S、K 等参数）决定了链路层对通过接口传输的数据进行编码和解码的方式。

如果数据中存在并非源自物理链路的差异，请确保 JESD204C 参数已正确配置。

5、JESD204C 通道映射不匹配

在数据转换器和 FPGA 之间对快速的物理并行通道进行布线可能具有一定难度。使用交叉开关可以放宽布线限制，该交叉开关允许将物理通道路由到接收器上的逻辑通道，并将逻辑通道路由到发送器上的物理通道。

如果使用了通道映射交叉开关，通道映射不匹配可能会导致链路无法建立；验证映射情况可能是一个有用的诊断步骤。

6、传输层调试

传输层负责将通道数据转换为样本数据。当传输层输出的数据不一致时，有一种建议的调试方法。

7、错误监测

除了建立链路之外，FPGA 的 IP 模块和高速数据转换器在数据传输或接收过程中，还可以指示链路上的任何故障。

这些信息为系统调试增加了一个层面，对链路监测很有帮助。

四、应用领域

几乎任何使用以Gbits和Mbits高速率运行的数据转换器的系统，都能从 JESD204C 接口中获益。以下是一些应用领域：

测试仪器

5G 蜂窝通信设备

其他蜂窝基站设备

医疗设备

军事 / 电子战（EW）领域

卫星领域

几乎所有的直接转换软件定义无线电（SDR）

五、JESD204C 的优势

通过增加前向纠错（FEC）功能，先进的仪器仪表以及其他应用能够实现无差错运行。

与 JESD204B 相比，JESD204C 能提供更好的直流平衡、时钟恢复以及数据对齐性能。

其比特开销为 3.125%，远低于 JESD204B 的比特开销（约 25%）。

为某些系统设计中的串行化设备提供了接口，从而减少了空间占用、功耗并降低了成本。

它支持 5G 蜂窝通信设备、测试设备、医疗设备、军事作战等各种应用对高兆比特和吉比特数据速率的接口要求。

具备在串行链路上实现确定性延迟的机制。

六、JESD204B 与 JESD204C 的比较

JESD204B 标准得到了广泛应用，它确实具有革命性意义。该标准提供了确定性延迟、8B/10B 编码、多通道能力以及 12.5 Gbps 的数据速率。

JESD204C 标准除了具有确定性延迟、64B/66B 编码和 32.5 Gb/s 的数据吞吐量等一些新特性之外，还具备其前身（JESD204B）的所有特性。

64B/66B 编码是该标准的主要新增内容。此外，它还支持 64B/80B 编码选项。

在之前的 JESD204B 版本标准中采用的 8B/10B 编码方案，需要先将需要传输的每 8 位数据转换成一个独特的 10 位值。

采用这种编码方式有两个合理的理由：

编码后的字符中包含了更多的比特位和比特跳变，这有助于时钟恢复和数据流对齐。该编码方式可确保线路上的平均直流电平保持恒定。由于随机的比特数量导致传输路径上的直流平均值出现变化或漂移，可能会引发比特错误和其他运行问题。

尽管 8B/10B 编码有其优点，但它也会导致传输延迟。因为发送的是 10 位而不是 8 位，所以花费的时间更长。

即使净数据速率（R = 1/t）仍然取决于比特时间（t），但它比数据速率（R）小 20%。

JESD204C 使用 64B/66B 编码标准。除了改善了直流平衡、时钟恢复和数据对齐之外，它的比特开销仅为 3.125%，这比 8B/10B 编码方式的开销要小得多。

在信号处理过程中，编码之前有一个扰码器。扰码器是一种数字电路，它将串行数据转换为高度随机化的形式。

它采用了一种基于多项式（在这种情况下是 1 + x¹⁴ + x¹⁵）的算法过程，这与循环冗余校验（CRC）类似。经过扰码后，会生成一个频谱显著降低电磁干扰（EMI）产生的串行数字信号。

七、JESD204B VS JESD204C参数对比总结

Tips：一些关于JESD接口常见的问题及回答

1、JESD204C 是什么协议？

回答：

JESD204C 是一种高速的模数转换器（ADC）/ 数模转换器（DAC）接口协议，用于数据转换器与其他设备（如现场可编程门阵列（FPGA）和专用集成电路（ASIC））之间的通信。

JESD204C 的设计目标是减少这些接口中的数据通道数量、简化印刷电路板（PCB）布局，并提高功率效率。

2、JESD204C 是否向后兼容？

回答：

JESD204C 在 0 类子类操作方面存在一些限制，不过，它与 A 标准和 B 标准都向后兼容。

熟悉 JESD204B 版本的设计人员会注意到，基于编码方案以及通过使用不同的标准升级来提高吞吐量的建议，存在一定的兼容性。

3、JESD204C 和 JESD204B 之间有什么区别？

回答：

JESD204C 在 0 类子类操作方面存在一些限制，不过，它与 A 标准和 B 标准都向后兼容。

熟悉 JESD204B 版本的设计人员会注意到，基于编码方案以及通过使用不同的标准升级来提高吞吐量的建议，存在一定的兼容性。

4、JESD204C 的速度是多少？

回答：

JESD204C 在保持先前版本中设定的 312.5 Mbps 下限的同时，将通道速率的最高限制提高到了 32 Gbps。而 JESD204B 的最大吞吐量为 12.5 Gbps。

5、JESD204C 的通道速率是多少？

回答：

选择 JESD204C 的子类模式。为每个通道确定通道速率。最大速率为 28.9 Gbps。