晶振的负载电容如何理解？怎么计算？负载电容偏差有哪些影响？1200字搞定这个电路知识点

Part 01、前言

今天我们来聊聊晶振电路中一个看似不起眼但至关重要的部分一一负载电容！深入探讨晶振负载电容CL的设计与计算。这不仅关系到晶振的振荡频率，还会影响启动时间、功耗，甚至振荡的稳定性。

Part 02、负载电容的定义：晶振的"最佳小伙伴"

晶振是许多MCU或SoC的时钟源，负责提供稳定的频率信号。而负载电容CL，简单来说，就是晶振"看到"的等效电容，它直接影响振荡频率和电路性能。

负载电容CL由两个外接电容CL1和CL2以及寄生电容Cstray共同决定：

CL1和CL2：晶振两端连接到地的外接电容，通常是对称的，CL1=CL2。

Cstray：包括PCB走线寄生电容、晶振引脚电容以及MCU引脚电容，其范围一般在是2-8pF之间。

这个公式告诉我们，CL是CL1和CL2的串联等效电容再加上寄生电容。晶振的数据手册通常会指定一个推荐的CL值，比如8pF、12pF等，我们需要通过选择合适的CL1和CL2来匹配这个值。

寄生电容Cstray包括：

PCB走线寄生电容：每厘米走线约1-2pF，假设晶振到MCU的走线长度是1cm，寄生电容约1-2pF。

晶振引脚电容：通常1-3pF，具体值见晶振数据手册。

MCU引脚电容：通常2-5pF。

综合估算，Cstray可能在4-8pF之间。最准确的方法是实际测试调整CL1和CL2，直到频率符合要求。

Part 03、负载电容的影响：频率、启动与功耗

负载电容CL可不是随便选的，它对晶振的性能有三大影响：

1．振荡频率：CL越大，频率越低

晶振的振荡频率由其内部的机械谐振和外部负载电容共同决定。负载电容增加会拉低振荡频率，这种现象称为频率牵引lfrequency pulling。如果晶振的标称频率是16MHz，数据手册指定CL=12pF，但实际设计中CL变成了18pF，频率可能会下降几kHz甚至更多，具体偏移量取决于晶振的"牵引灵敏度”,通常在10-30ppm/pF。比如，假设牵引灵敏度是20ppm/pF，C偏差6pF，频率偏移就是:

1.92kHz的偏差对于某些应用可能已经超出了容忍范围。

2.启动时间与稳定性：CL越大，启动越慢

负载电容还会影响晶振的负阻，也就是negative resistance和启动时间。负阻是振荡电路维持振荡的能力，CL越大，负阻越小，振荡启动越困难，甚至可能导致启动失败。假设晶振的等效串联电阻ESR是50Ω，振荡器的跨导gm是5mA/V，负阻大致为

(其中w=2πf，f是振荡频率）。如果CL1=CL2=12pF，CL1+CL2 = 24pF，负阻会比CL1=CL2=8pF时小很多，启动时间可能从1ms增加到5ms甚至更长。

3.功耗：CL越大，功耗越高

更大的负载电容意味着振荡器需要驱动更大的电容充电和放电，功耗自然增加。功耗大致与C×V^2×f成正比

Part 04、计算实例

假设我们选用的晶振要求CL=12pF，寄生电容Cstray取中间值4pF（2-8pF范围），我们来计算需要的CL1和CL2。

也就是说，CL1=CL2=16pF时，可以满足CL=12pF的要求。但实际设计中，电容值可能是标准值，可能会遇到没有我们算出来的电容容值的型号的情况，标准电容值是比如15pF、18pF，我们可能需要选择最接近的15pF。此时实际的CL为：

11.5pF略低于12pF，频率会稍微偏高，但通常在晶振的容差范围内。

Part 05、总结

要选用高精度电容：选择C0G/NP0陶瓷电容，避免温度和电压变化导致电容值漂移。PCB布局优化要尽量缩短晶振到MCU的走线，减少寄生电容；走线远离高频信号线，避免耦合干扰。

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