一文讲透高速ADC基本架构

ADC最基本的组件是跟踪保持阶段（也称为采样保持阶段），后面跟着一个闪存转换器阶段。跟踪保持阶段在最基本的层面上由一个由采样时钟控制的开关和一个用于保持待数字化值的采样电容器组成。在采样时钟的逻辑低电平期间，开关闭合，允许输入的模拟信号出现在采样电容器上。

在时钟的低电平期间，电容器上的电压会跟踪输入的模拟信号。然后，当采样时钟过渡到逻辑高电平时，开关将打开。这将采样电容器与输入的模拟信号隔离，因此电容器会保持开关打开瞬间的电压，这就是跟踪保持电路名称的由来。

在输入的模拟信号被采样电容器冻结的同时，数字化阶段有半个时钟周期的时间将电容器电压转换为数字代码，然后再次关闭开关，设备再次进入跟踪阶段。图示展示了一个简单的3位闪存转换阶段。

为了将信号数字化为3位代码，需要2的n-1次方个电压比较器，即7个比较器。这些电压比较器按一系列阈值电压排列，待转换的电压被输入到每个比较器中。如果模拟输入电压高于最低的阈值电压，则比较器输出为激活状态。如果电压高于第二个阈值电压，则那个比较器被激活。如果电压高于第三个阈值，则那个比较器被激活，以此类推。

图例所示为一个简单的3位快闪型（Flash）转换阶段。若要将信号数字化为3位码，需要2的(n-1)次方个电压比较器，即7个比较器。这些电压比较器配置有一系列的阈值电压，待转换的电压会被输入到每个比较器中。如果模拟输入电压高于最低的阈值电压，那么对应的比较器就会输出激活信号。如果电压高于第二个阈值电压，则第二个比较器输出激活信号。以此类推，如果电压高于第三个阈值电压，则第三个比较器输出激活信号。

经过这7个比较器后，会得到一组7个比较结果，这通常被称为温度计码（Thermometer Code）。这是因为随着输入电压的升降，激活的输出数量也会像温度计一样升降。此时，温度计码是输入信号的数字表示，但更常见的是使用一些数字逻辑将温度计码转换为算术码（也称为二进制码）。

最后，还需要在采样时钟的下降沿将算术码锁存到寄存器中，以便在电容器上保持的信号再次开始变化之前捕获样本。快闪型转换阶段需要2的(n-1)次方个电压比较器，这对于分辨率为5位或6位的数据转换器来说是合理的。一个6位的快闪型ADC需要63个电压比较器。然而，这个概念对于扩展到12位或14位的ADC来说并不实用。一个14位的快闪型ADC将需要16,384个电压比较器。即使这在芯片上实现是合理的，相邻阈值电压之间的差异也可能小于比较器固有的偏移误差电压，从而导致核心线性度问题，甚至可能出现丢失的输出码。

如果闪存ADC阶段仅限于5位或6位，那么可以在流水线阶段实现更高精度的数据转换器。这里以3个流水线阶段实现的14位ADC为例。第一个ADC阶段是5位闪存阶段，提供5位分辨率的采样。但是，当这个5位采样被锁存时，5位代码会被一个匹配的5位内部ADC转换回模拟电压。

此时，我们有了实际的输入电压及其对应的5位代码，以及与该5位代码相对应的理想电压。实际输入电压与分配给该代码的理想电压之间的差异被称为实际电压与理想电压之间的残差或量化误差。但是，如果在5位闪存ADC阶段之后，我们将这个残差乘以32倍，那么残差就会被扩展到ADC的原始满量程范围。然后，这个残差可以通过第二个闪存ADC阶段进行进一步的量化，从而获得更高精度的采样结果。

理论上，这种流水线阶段的串联可以无限扩展，以获得样本的无限分辨率。但在实际中，不同ADC阶段、数模转换器阶段和残差放大器之间的小不匹配和增益差异会导致误差累积。根据所有单个元件容差的修剪精度，通常可行的是三到四个流水线阶段。最后，流水线阶段通常设计有一位重叠，以便ADC阶段和其后数模转换器阶段之间的轻微不匹配不会导致输出代码跳变，该跳变可能大于最终代码的最低有效位。

当各个阶段的片段组合成一个完整的样本时，通过算术逻辑来解决这一位重叠问题。在这个例子中，第一阶段提供了5位的分辨率，第二阶段提供了额外的4位分辨率，而最后阶段提供了额外的5位分辨率，从而得到一个最终的14位样本。

另一种实现高分辨率转换的方法是逐次逼近型ADC。在这种架构中，模拟输入信号同样会被冻结在采样保持电路或跟踪保持电路中，这与在快闪式或流水线式ADC中使用的方法相同。但是，在输入信号被跟踪保持电路保持之后，将这种电压转换为数字代码的方法就有所不同了。在这种方法中，ADC通过迭代的方式，每次迭代增加一位分辨率，直到获得所需位数的数字代码。虽然只使用了一个比较器，但配备了一个ADC阶段，用于迭代生成一系列阈值电压。

首个阈值电压用于确定采样值的最高位，具体通过比较输入电压是高于还是低于中间刻度来实现。如果输入电压高于中间刻度，则最高位为1，然后ADC会继续与下一个阈值电压进行比较，该阈值电压为中间刻度与满刻度之间的一半。在获得所需位数的数字代码后，采样值会伴随着一个转换结束信号被输出。

这种方法的一个缺点是，最大转换速率受到数模转换器加上比较器的速度除以必须执行的位迭代次数的限制。因此，这种架构通常用于速度相对较低、功耗较低但分辨率较高的ADC。通常，这种转换器可以实现16位、18位甚至更高的分辨率。

对于单个流水线式ADC，其最大采样率在很大程度上会受到快闪式ADC阶段稳定所需时间的限制，并且其输出需要在半个时钟周期内被锁定。实现更高采样率的一种常见方法是使用多个ADC阶段并行工作，并且时钟信号被延迟和交错。这种方法的好处是，对于给定的工艺节点，可以实现比单个ADC更高的采样率。

其缺点包括需要将输入信号无偏差或幅度不匹配地分配给所有交错连接的ADC，这增加了模拟输入信号和时钟信号分配上的负载和分布负担。时钟信号或模拟信号分配上的不匹配会导致采样数据失真，从而降低性能。

交错式ADC中常见的误差来源包括偏移失配、幅度失配和时钟相位失配。通过数字逻辑对交错子ADC后的采样数据流进行操作，可以相对容易地校正偏移失配和增益失配。可以设计数字逻辑来根据每个交错子ADC的采样数据估计偏移失配和/或增益失配。然后，可以使用算术逻辑实时地从采样数据中减去估计的偏移误差。

同样地，估计的增益误差也可以用于通过乘法逻辑实时补偿采样数据。相位误差补偿在实时校正方面更为困难。

偏移误差是由于设计中不同交错式ADC核心的直流偏移电压不同而产生的。在这个例子中，红色波形是一个交错式ADC所看到的波形，而绿色波形是另一个交错式ADC所看到的波形。

对于未经校正的偏移误差，该误差会在理想采样模式之上呈现锯齿状图案，导致采样值最终高于或低于理想值。在频域中，这通常表现为在奈奎斯特频率（对于双向交错则为采样率的两倍以上）或快速傅里叶变换（FFT）所得频谱中的杂散信号，对于四向交错，则表现为采样率的四倍以上的倍数处的杂散信号。增益误差是由于设计中不同交错式ADC核心的增益值不同而产生的。在这个例子中，红色波形是一个交错式ADC所看到的波形，而绿色波形是另一个交错式ADC所看到的波形。与偏移误差类似，未经校正的增益误差也会导致采样数据呈现锯齿状外观，但不同的是，当误差跨越中间刻度时，其方向会反转。

在上述例子中，红色波形的增益降低，导致在中刻度以上时，采样值低于理想代码值；而在中刻度以下时，采样值则高于理想代码值。由此产生的频谱比简单的偏移误差频谱更为复杂，其重复图像依赖于输入信号的频率。在所示的频谱草图中，既显示了输入信号的重复图像，也显示了输入信号二次谐波的重复图像。

处理交错系统中不匹配问题的方法有很多。对于要求更高采样率但对性能要求不高的应用，可能只需要依赖诸如信号到ADC路由长度等外部因素的匹配就足够实现交错。为了保持信号噪声比或谐波性能方面的交流（AC）性能，可能需要进行某种交错校正。这通常涉及某种方法来估计不匹配的程度，然后以某种方式对其进行校正。

校正可以在采样前应用于模拟信号，也可以在转换后以数字方式应用于采样数据。估计功能可以最初一次性执行，在这种情况下，除非每隔一定时间进行重新校准，否则估计将不会考虑环境温度等环境条件的漂移。在正常操作ADC期间，估计功能可以在采样数据的滑动窗口上连续执行。大多数用于估计增益或偏移不匹配的估计算法的一个缺点是，可能存在对所用估计算法表现不佳的病理输入模式。