1382
01 介绍
铜的电阻率由其晶体结构、空隙体积、晶界和材料界面失配决定，并随尺寸缩小而显著提升。通常，铜线的制作流程是用沟槽刻蚀工艺在低介电二氧化硅里刻蚀沟槽图形，然后通过大马士革流程用铜填充沟槽。但这种方法会生出带有明显晶界和空隙的多晶结构，从而增加铜线电阻。为防止大马士革退火工艺中的铜扩散，此工艺还使用了高电阻率的氮化钽内衬材料。
我们可以使用物理气相沉积 (PVD) 以10至100电子伏特的高动能沉积铜，得到电阻低、密度高的单晶结构。但PVD的局限在于覆盖性比较差，且只能在平面上均匀沉积，不能用于填充深孔或沟槽（图1a）。
要得到独立的金属线，首先需要在平面上沉积均匀的铜层，随后用离子束进行物理刻蚀。铜与活性气体不产生挥发性化合物，因此不能使用反应离子刻蚀工艺。如果入射角非常高，离子束刻蚀 (IBE) 中产生的加速氩离子可以去除铜。但由于掩膜结构的遮挡效应，可刻蚀的区域将会受限。图1b展示了当掩膜垂直于入射离子束时的不可刻蚀区域（红色），这是由于掩膜遮挡导致的原子喷射路径受阻所造成的。当掩膜与离子路径平行时，所有未被掩盖的区域都能被刻蚀。因此，IBE仅限于刻蚀任意长度的线形掩膜。
02 工艺步骤与虚拟制造工艺
为了解沉积与刻蚀对线电阻的影响，我们使用SEMulator3D®可视性沉积和刻蚀功能模拟PVD和IBE工艺。借助SEMulator3D，我们使用30°分散角的可视性沉积工艺再现PVD，该流程准确模拟出轰击中喷射出的铜原子与氩离子的随机状态。同时，我们使用2°分散角与60°倾斜角的可视性刻蚀模拟出IBE，实现以较低的离子束发散反映网格加速离子的行为。两个模拟都将晶圆视为在工艺过程中自由旋转，并为适应IBE和PVD的局限之处，对其他工艺步骤进行了调整。图2展示了使用大马士革铜填充工艺（图2a）和PVD/IBE工艺（图2b）创建出的相同结构。为适应PVD/IBE的某些局限之处，并为所需的最终结构创建相同的形状，我们还加入了额外的工艺步骤。
实验证明，即使存在这些局限，依然可以用PVD/IBE线制造出同等的16nm SRAM（静态随机存取存储器）电路单元。所有线路中段以上的金属层都在平面上制作，所以它优于FinFET（鳍式场效应晶体管）器件复杂的互连拓扑结构，是PVD/IBE金属线的可选方案。图3展示了每个金属层的独立结构，以及使用PVD/IBE制作三层金属FinFET结构的必要步骤。
图3a和b展示了每个金属层的独立结构，以及使用PVD/IBE创建三层金属FinFET结构的必要步骤。
图3a：左图展示成型的中段制程16nm FinFET结构，右图展示具有三个完整金属层的FinFET结构。中段制程之后表面是平坦的，铜PVD和IBE可以在该步骤进行。
图 3b：该图展示了用PVD/IBE制造每个金属层的步骤，并演示出在PVD和IBE存在局限的情况下为制造三个金属层探索工艺和集成路径的过程。每层都有相应配图分步解析制造流程，且都部分涉及柱状结构形成、铜PVD、化学机械抛光(CMP)、线与间隔的形成、氧化物填充、IBE刻蚀、原子层沉积 (ALD)、铜PVD及其他图示的独立工艺步骤。
为形成分隔开的金属线，需要制造间隔和台面充当绝缘阻挡层。磨平沉积物后，可以进行线和间隔的图形化，以及X或Y方向上的任意长度刻蚀，从而制造对应方向的线。在制造通孔时，可进行交叉刻蚀，避免X和Y方向的线掩膜交叉受到刻蚀。不需要通孔的区域则可在金属沉积前覆盖绝缘间隔结构。
03 电阻结果与结论
随后，我们测量了大马士革流程和PVD两种工艺下，最顶层金属到FinFET结构P和N沟道通孔的线电阻。图4展示P和N通道电阻测量的起点和终点（其他所有绝缘材料透明）。为弥补氮化钽内衬层和铜线间的接触电阻，计算铜电阻时我们考虑了电子的表面散射效应，离氮化钽界面越近，铜电阻率越高，电阻率的衰减长度设置为1nm。因为大马士革填充铜沉积预计不是全晶，所以铜的电阻率提升50%。PVD/IBE铜工艺不使用氮化钽内衬层，因此未应用指数衰减函数，并在此模型中使用了铜的体电阻率。图4包含大马士革流程与PVD的电阻率比较表格。
图4展示了采用大马士革流程和PVD工艺的FinFET器件3D模型图，这些模型画出P和N沟道的电阻测量点。3D模型下方的表格比较了P和N沟道的大马士革和PVD电阻值。表格显示，相比大马士革沉积，使用IBE/PVD可降低67%的电阻。
从模型计算得出的电阻值表明，与传统的沟槽刻蚀+大马士革沉积方法相比，采用IBE/PVD制造方法可使电阻降低67%。这是因为IBE/PVD不需要氮化钽内衬层，且该过程中铜线电阻率较低。该结果表明，在金属线制造过程中，与大马士革填充相比，IBE/PVD可以降低电阻率，但代价是制造工艺更为复杂。
下载ECAD模型
